ЦУМ / ddm-lectures

61

технологии в виде одной или нескольких микросхем; в микро-ЭВМ ЦП выполняется на базе МП; такой ЦП + основная память + подсистема ввода- вывода для связи с внешним миром и представляет собой микро-ЭВМ.) СУ осуществляют, в частности, установку ОЗУ в нужный режим работы: режим записи, режим считывания (оба эти режима называют также режимом обращения – обращения к ОЗУ), режим хранения.

При этом могут использоваться такие управляющие входы микросхем ОЗУ, как входы управления считыванием-записью и входы выбора кристалла (микросхемы). Для управления некоторым микросхемами ОЗУ используются информационные и адресные входы.

ШвывД – шина вывода данных. Эта шина содержит n линий. По ней n-

разрядный параллельный код слова выводится из ЦП и передается на информационные входы ОЗУ для записи (ОЗУ в режиме записи).

ШввД – шина ввода данных. Эта шина тоже содержит n линий. По ней слово с выходов ОЗУ вводится в ЦП при считывании (ОЗУ в режиме считывания).

Указанное выше количество линий в шинах соответствует использованию однофазных кодов. При парафазных кодах количество линий удваивается. Так, число линий в ШвывД и ШввД становится равным 2n.

Вместо двух шин ШвывД и ШввД, которые называют однонаправленными, система может иметь одну шину данных (ШД), которая является двунаправленной. По такой шине данные в разное время поступают и от ЦП и к ЦП в зависимости от режима работы.

При этом ОЗУ будет связано с ЦП следующим образом.

Число линий в шинах соответствует однофазному коду.

Здесь к ШД подключаются и выходы и информационные входы ОЗУ. При этом используется ОЗУ с третьим состоянием. Тогда взаимное влияние соединенных входов и выходов исключается по следующим причинам. В режиме записи ОЗУ находится в третьем состоянии, т. е. его выходы отключены от ШД и не влияют на сигналы информационных входов ОЗУ. В режиме считывания ОЗУ имеет малые выходные сопротивления (между каждым выходом и корпусом), т. е. выходы подключаются к ШД и генерируют сигналы, поступающие как на ЦП, так и на информационные входы ОЗУ. Однако в режиме считывания сигналы информационных входов

62

не влияют на содержимое ОЗУ. Кроме того, благодаря высоким входным сопротивлениям и малым входным емкостям (между каждым входом и корпусом) информационные входы ОЗУ не нагружают существенно его выходов.

Известны также ОЗУ с двунаправленной информационной шиной, когда информационные входы ОЗУ и его выходы объединены: в режиме записи это входы с большими входными сопротивлениями, в режиме считывания это выходы с малыми выходными сопротивлениями, в режиме хранения – третье состояние. Т. е. показанное в предыдущей схеме соединение входов и выходов осуществлено внутри микросхемы ОЗУ.

При этом ЦП и ОЗУ связаны следующим образом.

Число линий в шинах соответствует однофазному коду.

В режиме хранения такое ОЗУ отключено от ШД. Отметим, что некоторые системы имеют совмещенную шину адреса/данных, по линиям которой передаются в разное время адреса и данные.

ОЗУ может быть образовано одной и несколькими микросхемами интегральных ЗУ. Иначе говоря, возможно наращивание ОЗУ. При этом используется операция выбора кристалла.

При установке микросхемы ОЗУ в режим хранения эту микросхему (кристалл) считают «невыбранной». При установке же ее в режим записи или считывания, т. е. при обращении к микросхеме она считается «выбранной».

Операция выбора кристалла (микросхемы) обычно осуществляется с использованием одного или нескольких (не обязательно всех) имеющихся входов выбора кристалла (микросхемы). Сигналы, поступающие на данные управляющие входы, формируются с помощью логического преобразования сигналов, передаваемых по части линий ША.

Пример. Пусть имеется ЦП с двунаправленной восьмиразрядной ШД.

Для подключения к такой шине требуется построить ОЗУ с организацией 4К×8 на основе И2Л-микросхемы (инжекционная интегральная логика) К541РУ2, которая представляет собой ОЗУ с организацией 1К×4. Условное обозначение этой микросхемы.

[9, с. 436, 437; 10, с. 146…148]

63

Двунаправленная стрелка символизирует подключение микросхемы к двунаправленной ШД.

В дальнейшем для удобства будем рисовать компактнее.

Согласно условному обозначению, это микросхема с третьим состоянием (значок ). У нее D0…D3 – двунаправленная четырехразрядная информационная шина (информационные входы-выходы).

A0…A9 – адресные входы. Назначение остальных двух входов CS и WR следует из приводимой в справочниках таблицы.

64

Здесь X – любое состояние, Z – третье состояние.

Согласно этой таблице CS – вход выбора кристалла (выбор осуществляется сигналом CS = 0), а WR – вход управления считыванием- записью (запись при WR = 0, считывание при WR =1).

Для построения ОЗУ с организацией 4К×8 на основе микросхем 1К×4

следующей.

65

Если микросхемы имеют третье состояние, но информационные входы

ивыходы разделены, то особенность наращивания при двунаправленной ШД микропроцессорной системы заключается только в том, что указанные входы

ивыходы у каждой микросхемы попарно объединяются (в каждой паре вход

ивыход, соответствующие одному и тому же разряду ячеек памяти). В

результате искусственно получаются микросхемы с двунаправленной информационной шиной, наращивание которых соответствует последней схеме.

Если же микросхемы с третьим состоянием и разделенными информационными входами и выходами требуется подключить к однонаправленным ШвывД и ШввД, то эти входы и выходы не объединяются: входы подключаются к ШвывД, а выходы – к ШввД аналогично тому, как в последней схеме информационные входы-выходы микросхем подключены к ШД.

Среди микросхем ОЗУ с разделенными информационными входами и выходами есть микросхемы без третьего состояния. Это микросхемы ЭСЛ без схем согласования с ТТЛ (обычно это микросхемы с открытым

эмиттером, часто помечаемые знаком на условном обозначении) или

микросхемы с выходами типа «открытый коллектор» (помечаются , это могут быть ТТЛ- и И2Л-микросхемы, микросхемы на тиристорных элементах памяти с ТТЛ-управлением, другие микросхемы с преобразователями уровней, согласованными с ТТЛ). Причем на ЭСЛ-выходах в режиме записи и хранения обеспечивается логический нуль, а на выходах с открытым коллектором – логическая единица.

Выходы нескольких таких микросхем тоже могу соединяться в схемах наращивания. Причем ЭСЛ-выходы соединяются по схемам «монтажного ИЛИ», а выходы типа «открытый коллектор» – по схемам «монтажного И».

Аналогично можно осуществлять попарное соединение информационных входов и выходов таких ОЗУ с целью их подключения к двунаправленной ШД. Однако из-за ограниченной нагрузочной способности ШД и склонности некоторых ОЗУ к самовозбуждению (генерации) их входы и выходы не

всегда объединяют непосредственно и при необходимости подключения к двунаправленной ШД часто используют шинные формирователи.

Запоминающие элементы ОЗУ

[1, с. 69…73; 2, с. 380…382; 5, с. 165, 166; 8, с. 132…136; 9, с. 40, 41; 10, с. 60…73; 11, с. 173-184]

Наличие у триггера двух состояний устойчивого равновесия позволяет использовать его в ОЗУ в качестве запоминающего элемента с информационной емкостью 1 бит. Т. е. он может быть использован для записи и хранения значения двоичной величины – нуля или единицы.

Триггеры интегральных запоминающих устройств выполняются на полевых или биполярных транзисторах.

66

Для управления состоянием триггеры дополняются другими транзисторами. В ОЗУ они обеспечивают адресацию, запись и считывание информации.

Быстродействие триггеров на полевых транзисторах и образованных ими запоминающих устройств ограничивается влиянием паразитных емкостей, которое было рассмотрено при изучении ключей.

Для повышения быстродействия затворы нагрузочных транзисторов могут быть подключены к отдельному источнику питания.

Для повышения быстродействия и уменьшения потребляемой мощности триггер выполняется на двух комплементарных ключах.

Транзисторные триггеры являются элементами памяти в так называемых статических ОЗУ. В элементе памяти динамических ОЗУ (в отличие от статических, для них иногда используют сокращение RAMD)

запоминание логического нуля или логической единицы осуществляется с использованием одной или двух емкостей, в качестве которых используются паразитные емкости транзисторов.

Элемент памяти динамических ОЗУ также дополняется другими транзисторами для обеспечения адресации, записи и считывания информации.

Для динамического ОЗУ характерны бόльшая информационная емкость (элементы памяти содержат меньшее число транзисторов, что позволяет увеличить плотность упаковки этих элементов в микросхемах) и бόльшая экономичность (источник питания в элементе отсутствует, т. е. элемент потребляет энергию только при записи и регенерации.

Структура ОЗУ

[1, с. 69…74; 2, с. 379, 380; 4, с. 102…105; 6, с. 132, 133; 8, с. 165…170; 9, с. 40…43, 433…435, 445…450; 10, с. 57…60, 215…241]

Основная часть ОЗУ, где хранятся данные, называется накопителем или матрицей. Для ОЗУ с организацией N×n (при n >1) она может иметь следующую структуру.

67

Данная матрица имеет размер N×n (N строк, n столбцов). Здесь с помощью двойной нумерации обозначены запоминающие элементы, число которых равно N × n .

Из адресных сигналов, поступающих на ОЗУ по ША, с помощью дешифратора формируется сигналы X0, X1, ..., X N −1, образующие слова

параллельного кода «1 из N». Т. е. лишь один из этих сигналов соответствует логической единице и, действуя на определенную строку дополняющих

элементов обеспечивает их подключение к так называемым разрядным линиям D0, D1, ..., Dn−1, образующим информационную шину. По ним n-

разрядное двоичное слово в параллельном коде либо записывается, либо считывается. Это так называемая матрица с пословной выборкой и одной ступенью дешифрации.

При организации ОЗУ N×1 используется двухкоординатная матрица с двумя ступенями дешифрации.

69

Это микросхема с третьим состоянием. По входам и выходам совместима с ТТЛ. Выбор кристалла для записи или считывания

осуществляется при RAS = CAS = 0. Если хотя бы на одном из этих входов единица, то микросхема не выбрана и находится в третьем состоянии.

Причем в случае RAS = 0 , CAS =1 при этом осуществляется регенерация. При выборе микросхемы сигналами RAS = CAS = 0 подача WR = 0

обеспечивает запись (микросхема тоже в третьем состоянии), а WR =1 – считывание (микросхема в активном состоянии). Организация памяти 64K´1, т. е. разрядность хранимых слов n =1, а их число или число адресуемых единиц N = 64 × 210 = 216.

Т. е. адрес должен быть 16-разрядным двоичным числом (log2 N =16 ).

В то же время адресных входов у данный микросхемы 8 (вдвое меньше): A0, A1, …, A7. Поэтому адрес задается в так называемом мультиплексном режиме. При этом сначала на адресные входы подаются в параллельном коде 8 младших разрядов 16-разрядного адреса. Эти разряды называют адресом строки. Это номер строки матрицы запоминающих элементов. Матрица

имеет размер 28 ´ 28. Каждый из этих элементов памяти в данном ОЗУ является адресуемой единицей памяти, т. к. хранятся одноразрядные слова.

После этого на входе RAS (этот вход называют стробом адреса строки) формируется перепад 1, 0. В результате адрес строки запоминается в ОЗУ (заносится в содержащийся в микросхеме параллельный регистр, который

называют адресным регистром строк. После этого сохраняется RAS = 0 и на адресные входы подаются в параллельном коде 8 старших разрядов 16- разрядного адреса, но содержимое регистра строк не изменяется. Эти старшие разряды называют адресом столбца. Это номер столбца матрицы

запоминающих элементов. После этого на входе CAS (строб адреса столбца) формируется перепад 1, 0. В результате адрес столбца тоже запоминается в ОЗУ (в адресном регистре столбцов). Изменения сигналов на адресных

70

входах не приводят к изменению содержимого регистра строк и регистра столбцов.

Таким образом, один из элементов памяти микросхемы оказывается выбранным для записи или считывания одноразрядного двоичного слова.

Для записи на вход управления записью-считыванием подается сигнал WR = 0. При этом запись двоичного значения информационного сигнала D

осуществляется после того, как последний из сигналов RAS , CAS , WR становится нулевым. Иначе могла бы осуществиться запись не в тот элемент памяти, т. е. разрушение информации, хранимой в ОЗУ (на этапе, когда уже

WR = 0, а нужный адрес в регистры еще не записан. Обычно последним подают нулевой сигнал CAS . Если бы последним поступал сигнал WR = 0, то

некоторое время при RAS = CAS = 0 действовал бы сигнал WR =1, что соответствовало бы считыванию из выбранного элемента памяти, т. е. микросхема была бы в активном, а не в третьем состоянии. Обычно же стремятся, чтобы микросхема была в третьем состоянии в течение всего

процесса записи. Подача последним сигнала RAS = 0 (запись адреса строки после адреса столбца) с этой точки зрения тоже возможна. Но подача

последним сигнала CAS = 0 все же предпочтительнее, так как при этом от перепада 1, 0 сигнала RAS до перепада 1, 0 сигнала CAS действует комбинация RAS = 0 , CAS =1 обеспечивающая регенерацию. По окончании

записи целесообразно первым подать CAS =1 тоже для обеспечения регенерации.

Для считывания сигнал WR =1 подается только после перепада 1, 0

сигнала RAS и перепаде 1, 0 сигнала CAS (такая последовательность этих перепадов предпочтительна по указанным только что причинам), т. е. после выбора элемента памяти. В противном случае могло бы произойти считывание из другого элемента памяти. По окончании считывания, т. е. после появления одноразрядного двоичного числа на выходе Q микросхема

переводится в третье состояние обычно подачей сигнала CAS =1. Значение

сигнала RAS при этом безразлично, но при RAS =1 осуществляется регенерация.

Для данной микросхемы возможен режим «считывание-модификация- запись». Он заключается в считывании и последующей записи новой информации в тот же элемент памяти. При этом после выбора элемента

памяти, т. е. после перепада 1, 0 сигнала RAS и перепада 1, 0 сигнала CAS подается сигнал WR = 0. Т. е. в данном случае WR – последний из трех

сигналов RAS , CAS , WR , который становится нулевым и поэтому обеспечивает запись сигнала со входа D в уже выбранный элемент памяти. В таком режиме экономится время, т. к. для считывания и записи адрес заносится в ОЗУ один раз.