ЦУМ / ddm-lectures
.pdf
51
D TT |
Q |
D |
|
S |
T1 |
S T2 |
Q |
|
|
|
|
||||
|
Q |
C |
|
C |
|
C |
Q |
C |
|
R |
|
R |
|||
|
|
1 |
|
|
|||
|
|
|
|
|
|
|
1
T
При C = 0 состояние триггера Q не зависит от сигнала на информационном входе D. Изменение состояния триггера может произойти только в результате действия синхроимпульса, соответствующего логической единице на входе C, после его окончания. При этом триггер переходит в состояние Q, равное значению сигнала на входе D во время действия синхроимпульса (в это время обычно обеспечивается постоянство сигналов на информационных входах двухступенчатых триггеров).
Двухступенчатый JK-триггер
|
J |
TT |
Q |
||
|
|
|
|
|
|
|
C |
|
|
|
|
|
|
Q |
|||
|
|
||||
|
K |
|
|||
|
|
|
|
|
|
|
|
|
|
|
|
Это один из универсальных триггеров. Он реализуется по двухступенчатой схеме и имеет условное обозначение, показанное на рис. J и K – информационные входы, С – синхронизирующий. Работа этого триггера во многом аналогична работе синхронизируемого RS-триггера, причем назначение входа J аналогично назначению входа S, а назначение входа K – назначению входа R. Отличия этих триггеров состоят в следующем:
а) изменение состояния JK-триггера может произойти только по окончании синхроимпульса на входе C, а не во время его действия, как у одноступенчатого RS-триггера;
б) при J = K =1 по окончании синхроимпульса состояние триггера изменяется на противоположное.
JK-триггер может использоваться в качестве синхронизируемого и несинхронизируемого T-триггеров, а также двухступенчатого D-триггера при соответствующем соединении его входов.
T |
|
|
|
U1 |
|
|
|
|
D |
|
|
|
||||||||||
J |
TT |
J |
TT |
|
|
J |
TT |
|
||||||||||||||
|
|
|
|
T |
|
|
|
|
|
|
|
|
|
|
|
|
||||||
|
|
|
C |
|
|
|
|
|
C |
|
|
|
|
|
|
|
|
|
C |
|
|
|
C |
|
|
|
|
C |
|
|
|
|
|||||||||||||
K |
|
|
|
|
|
|
K |
|
|
|
1 |
|
|
K |
|
|
||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
52
Сходство и различие одноступенчатого синхронизируемого RS- триггера и JK-триггера проиллюстрируем временными диаграммами (без учета задержек).
S, J |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
R, K |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
t |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
C |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
t |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
t |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Запрещенная |
||||||||
Q(RS) |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
комбинация |
t |
||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Q(JK) |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
t |
||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Отметим, что известен также синхронизируемый двухступенчатый RS-
триггер. Его условное обозначение
S TT
C
R
По своему функционированию одноступенчатого синхронизируемого срабатывание триггера возможно только по
этот триггер отличается от RS-триггера лишь тем, что окончании синхроимпульса.
TV- и DV-триггеры
Эти триггеры также относят к универсальным. Они имеют следующие условные обозначения.
|
|
TV |
|
|
|
|
DV |
DV |
||||||||
|
|
|
|
|
(двухступенчатый) (одноступенчатый) |
|||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
T |
|
TT |
|
|
|
|
D |
TT |
|
|
|
D |
T |
|
|
|
|
|
|
|
|
|
||||||||||
|
V |
|
|
|
|
|
|
V |
|
|
|
|
V |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||
|
C |
|
|
|
|
|
C |
|
|
|
|
C |
|
|
|
|
|
|
|
|
|
|
|
|
|||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Эти триггеры отличаются от рассмотренных ранее T-триггера и D- триггера наличием дополнительного входа V. Это разрешающий вход. Его
53
тоже относят к информационным входам триггеров. Вход V управляет триггером следующим образом.
При V =1 триггеры управляются по остальным входам точно так же, как ранее рассмотренные. При V = 0 изменения сигналов на других входах не приводят к изменению сигналов на выходах.
Особенности триггеров с динамическим управлением (триггеры типа ET)
Синхронизируемые триггеры с рассмотренными выше названиями (RS-, T-, D-, JK-, TV-, DV-триггеры) могут иметь динамическое управление по синхронизирующему входу.
Динамическое управление подразделяют на прямое и инверсное.
Прямое динамическое управление называют также управлением фронтом синхронизирующих импульсов, управлением фронтом 0, 1 или перепадом 0, 1. При этом фронт синхронизирующего импульса называют активным. В
данном случае срабатывание триггера возможно лишь при перепаде от уровня логического нуля к уровню логической единицы на синхронизирующем входе.
Сигналы, действующие в этот момент времени на другие входы триггера, определяют его новое состояние.
Инверсное динамическое управление называют также управлением срезом синхронизирующих импульсов, управлением фронтом 1, 0 или перепадом 1, 0. При этом срез синхроимпульса называют активным. В
данном случае срабатывание триггера возможно лишь при перепаде от уровня логической единицы к уровню логического нуля на синхронизирующем входе.
Условные обозначения триггеров с динамическим управлением сходны с условными обозначениями синхронизируемых одноступенчатых триггеров и отличаются от них лишь обозначением синхронизирующего входа.
Пример. D-триггеры с динамическим управлением.
Прямое Инверсное
D |
T |
|
|
|
D |
T |
|
|
|
|
|
C 
C
С учетом сказанного выше для этих двух триггеров можно привести следующие временные диаграммы.
54
D
t
C
t
Q(пр. упр.)
t
Q(инв. упр.)
t
Таким образом, при инверсном динамическом управлении зависимость
выходных сигналов от входных и от исходного состояния может оказаться той же, что и для двухступенчатых триггеров. Временные диаграммы, приведенные здесь для триггера с прямым динамическим управлением, были
бы справедливы и для одноступенчатого триггера со статическим управлением. Но отличие этих триггеров в следующем. Если бы во время действия синхроимпульса (т. е. при C =1) происходило бы изменение сигнала на информационном входе, то это могло бы приводить к
срабатыванию одноступенчатого триггера со статическим управлением и не привело бы к срабатыванию триггера с динамическим управлением.
Возможны следующие обозначения динамического управления для триггеров и других цифровых устройств.
Отметим, что несинхронизируемый T-триггер тоже может иметь динамическое управление по своему единственному входу T.
55
Триггеры Шмитта
[2, с. 195…199; 4, с. 134, 135]
Эти триггеры называют также несимметричными триггерами. Они предназначены для использования в качестве пороговых устройств.
Типовое пороговое устройство – это электрическая схема с одним входом и одним выходом, имеющая в идеале одну из следующих статических зависимостей выходного напряжения u2 от входного u1 (передаточную
характеристику).
Возможны и другие виды зависимостей. Общим их свойством является следующее: если входное напряжение выше некоторого так называемого порогового значения, то на выходе один какой-то уровень напряжения, если ниже, то на выходе другой уровень напряжения. Т. е. осуществляется операция сравнения входного напряжения с пороговым значением, и
результаты операции отображаются одним из двух уровней выходного напряжения.
Триггеры Шмита либо выполняются как интегральные микросхемы, либо собираются из логических элементов и дискретных компонентов. Последний вариант используется, если характеристики микросхем триггеров не являются приемлемыми.
Данный триггер, как и любой другой, должен иметь два устойчивых состояния. В одном из них u2 = U1, а в другом u2 = U 0 . В первом случае uвх должно соответствовать логической единице, т. е. uвх >Uпор . Во втором uвх <Uпор , где Uпор – пороговый уровень логического элемента. Значит,
опрокидывание триггера будет происходить при пересечении напряжением uвх уровня Uпор , т. е. при
56
uвх (u1, u2 ) ≈ Uпор .
Однако для различных исходных состояний триггера значения u2
различны (U 0 или U1). Тогда различными будут и значения u1 в последнем равенстве. В результате статическая зависимость u2 (u1) приобретает характерный для триггеров Шмита гистерезисный характер.
Чтобы эта зависимость была ближе к желаемой идеальной передаточной характеристике порогового устройства, требуется сузить петлю гистерезиса, т. е. уменьшить ее ширину U = Uв −Uн . Для ТТЛ вполне реально
уменьшение U до величины порядка десятков мВ.
С учетом приведенной зависимости u2 (u1) изобразим временные диаграммы при синусоидальном u1(t) . При этом будем пренебрегать длительностью фронтов перепадов u2 (t) , которая в действительности ненулевая и определяется быстродействием логических элементов.
Триггер Шмитта в интегральном исполнении имеет следующее условное обозначение.
57
Интегральная память (общие вопросы ОЗУ)
Литература
1.Е.П.Угрюмов. Проектирование элементов и узлов ЭВМ.–М.: Высшая школа, 1987 (уч. пособие).– 318 с.: ил.
2.И.П.Степаненко. Основы микроэлектроники.– М.: Советское радио, 1980 (уч. пособие). 424 с.: ил.
3.Л.Левенталь Введение в микропроцессоры: Программное обеспечение, аппаратные средства, программирование. М.: Энергоатомиздат, 1983.– 464 с.: ил.
4.Е.П.Балашов, В.Л.Григорьев, Г.А.Петров. Микро- и мини-ЭВМ.: Энергоатомиздат, 1984 (уч. пособие).–376 с.: ил.
5.О.Е.Вершинин. Применение микропроцессоров для автоматизации технологических процессов.– Ленинград: Энергоатомиздат, 1986.–208 с.: ил.
6.В.И.Корнейчук, В.П.Тарасенко, Ю.Н.Мишинский. Вычислительные устройства на микросхемах: Справочник.– Киев: Техника, 1986.–264 с.: ил.
7.Интегральные микросхемы: Справочник / Под. ред. Б.В.Тарабрина.– М.: Радио и связь, 1984.–528 с.: ил.
8.Аналоговые и цифровые интегральные схемы / Под. ред. С.В.Якубовского.– М.: Советское радио, 1979.– 336 с.: ил.
9.С.Т.Хвощ, Н.Н.Варлинский, Е.А.Попов. Микропроцессоры и микроЭВМ в системах автоматического управления: Справочник / Под общ. ред. С.Т.Хвоща.– Л.: Машиностроение. Ленинградское отделение, 1987.– 640 с.:ил.
10.В.В.Баранов, Н.В.Бекин, А.Ю.Гордонов, Ю.А.Гордонов, А.В.Калинин, Е.П.Лепехин, Э.П.Савостьянов, В.П.Сидоренко, Ю.Н.Смирнов,В.В.Цыркин. Полупроводниковые БИС запоминающих устройств: Справочник / Под ред. А.ЮГордонова и Ю.Н.Дьякова.–М.:Радио
исвязь, 1986.– 360 с.: ил.
11.Г. Гибсон , Ю-Ч. Лю. Аппаратные и программные средства микро- ЭВМ / Пер. с англ. под ред. В.В.Сташина.– М.: Финансы и статистика, 1983.– 225 с.: ил.
12.Дж. Фрир. Построение вычислительных систем а базе перспективных микропроцессоров / Пер. с англ. В.М.Кисельникова.– М.:
Мир., 1990.– 413 с.: ил.
Понятие об интегральных запоминающих устройствах
[1, с. 62…65; 2, с. 378,379,382; 3, с. 46; 5, с. 7; 7, с. 40,41; 9, с. 39,40,427,433; 10, с. 6…26; 11, с. 9…15; 12, с. 43…48]
Запоминающие устройства (ЗУ) служат для хранения информации и обмена ею с другими компонентами микропроцессорной системы. При этом
58
информация хранится в виде одноразрядных или многоразрядных двоичных чисел (слов).
Интегральные ЗУ имеют большое число параметров и характеристик [10, с. 16…26]. Укажем только некоторые из них [1]:
1. Информационная емкость в битах. Это общее число двоичных разрядов, значения которых хранятся в ЗУ.
Величина информационной емкости ЗУ совпадает с числом запоминающих элементов (элементов памяти), образующих это ЗУ и имеющих информационную емкость по 1 биту каждый. Т. е. в каждом запоминающем элементе хранится значение одного двоичного разряда – 0 или 1.
Для выражения информационной емкости ЗУ часто используется единица измерения
1К =1024 бит = 210 бит .
Аналогично
1М = 220 бит =1048 576 бит .
Эти единицы (1К и 1М) часто обозначают 1 кбит и 1 Мбит, называя килобитом и мегабитом соответственно.
2. Организация ЗУ. Она характеризуется записью информационной
емкости ЗУ в виде
N × n .
Это означает, что в ЗУ имеется N ячеек памяти и каждая из этих ячеек образована из n двоичных элементов памяти, т. е. хранит n-разрядное слово. Каждая ячейка памяти имеет свой адрес или номер. Чаще всего он представляется многоразрядным двоичным числом. Чтобы перенумеровать N ячеек такие числа должны содержать m = log2 N разрядов (обычно
микросхему ЗУ выполняются экономно и N выбирается так, что log2 N –
целое число; в противном случае количество m двоичных разрядов в адресе должно было бы превышать log2 N , точнее, должно быть целым числом,
ближайшим сверху к log2 N ).
Число N называют также числом адресуемых единиц.
Запись каждого слова в ЗУ или считывание слова осуществляется в параллельном коде, т. е. все n разрядов слова записываются в ЗУ или считываются из него одновременно по n линиям. При этом на m = log2 N
адресных входов ЗУ в параллельном коде подается адрес той ячейки, в которую надо записать данное слово или из которой слово нужно считывать.
Если n = 8 , то содержимое адресуемых единиц называют байтом.
59
При этом информационная емкость 8К называется килобайтом (1 кбайт), а 8М – мегабайтом (1 Мбайт).
Словами часто называют содержимое адресуемых единиц при n =16 . Тогда 16К – одно килослово, а 16М – одно мегаслово.
Чтение n-разрядного слова из ЗУ можно рассматривать как логическое преобразование m-разрядных адресов в заданные (на этапе записи) n двоичных величин. Значит ЗУ можно использовать для реализации системы из n переключательных функций (при n =1 – одной функции).
3. Удельная потребляемая мощность Pпот уд . Это отношение
мощности, которую потребляют ЗУ в режиме хранения к информационной емкости ЗУ.
4. Быстродействие ЗУ. Оно может характеризоваться многими параметрами. В частности, следующими.
tц зп – время цикла записи. Это время от момента появления
управляющего сигнала записи до завершения записи, после чего ЗУ может выполнять новую микрооперацию.
tц сч – время цикла считывания. Это время от момента появления
управляющего сигнала считывания до момента появления слова на выходах ЗУ.
Tобр min – минимальный период обращения или минимальное время
обращения. Это минимальное время между двумя последовательными обращениями к ЗУ. Обращение к ЗУ – это микрооперация в результате
которой происходит считывание или запись информации для одной ячейки памяти.
fmax =1 Tобр min – максимальная частота обращения. Вообще множество ЗУ подразделяют на:
1.Устройства основной памяти. Они способны непосредственно обмениваться данными с центральным процессором (ЦП). ЦП является устройством обработки информации по командам, записанным в основную память или поступающим от устройств подсистемы ввода-вывода. При такой обработке над информацией, представленной в виде кодовых слов, выполняются арифметические и логические операции.
2.Внешняя память. Это ЗУ, обеспечивающие долговременное хранение
больших массивов информации и участвующие в обмене информацией как с основной памятью, так и с ЦП. Это так называемые ЗУ с последовательным доступом (SAM). Для них время обращения к ячейке существенно зависит от
ееразмещения в ЗУ, т. е. от адреса, например, от места участка магнитного или оптического диска.
3.Буферные ЗУ. Они предназначены для промежуточного хранения данных, например, в процессе обмена между основной и внешней памятью.
Специфическим видом буферных ЗУ является кэш-память. Она может, например, представлять собой быстродействующее ЗУ, размещенное в одном кристалле с микропроцессором, либо на одной плате с ним, и служит
60
высокоскоростным буфером между процессором и относительно медленно действующей основной памятью. При некоторых обращениях микропроцессора к основной памяти данные из нее заносятся в кэш, и в ходе
последующих микроопераций чтения этих данных обращения происходят к кэш-памяти без необходимости затрачивать процессорное время на ожидание, которое могло бы потребоваться для непосредственного обращения к более «медленной» основной памяти.
В микропроцессорной технике выделяют и другие виды ЗУ. Мы рассматриваем основную память. Ее подразделяют на:
1.Оперативные ЗУ (ОЗУ) или ЗУ с произвольной выборкой (ЗУПВ или RAM). Эти ЗУ хранят данные, участвующие в текущих вычислениях, и должны быть достаточно быстродействующими. Для них время обращения не зависит от размещения ячейки ЗУ, т. е. от адреса ячейки.
2.Постоянные ЗУ (ПЗУ или ROM). Они хранят либо постоянные, либо редко изменяемые данные (например, значения констант, микропрограммы и т. п.)
Оперативные ЗУ
[3, с. 43, 46, 269…273; 4, с. 92…96, 102…108; 5, с. 7, 148, 149, 167…172; 6, с. 16…18, 23, 50, 51; 7, с. 58…60, 65, 80, 171, 187, 199; 9, с. 9…14, 26…34, 39…43, 112, 113, 168, 272, 433…449;10, с. 6, 60…65, 73…90, 98…241]
ОЗУ и ЦП могут быть связаны между собой следующим образом.
Здесь ША – шина адреса, образованная из log2 N линий. По этой шине
на адресные входы ОЗУ поступает параллельный код адреса ячейки памяти, в которую нужно записать или из которой надо считывать n-разрядное слово.
СУ – сигналы управления, которые могут подаваться на управляющие входы ОЗУ по различному числу линий. Это могут быть сигналы, передаваемые по так называемой шине управления (ШУ)
микропроцессорной системы либо могут быть получены из этих или других сигналов с помощью различных логических преобразований в элементах и узлах, не показанных на схеме.
Микропроцессорная система – это система на базе микропроцессора МП. (МП – это программно управляемое устройство, обеспечивающее прием, обработку и выдачу информации, и реализованное по интегральной