ЦУМ / ddm-lectures

31

действовавшими входными сигналами. Состояние автомата с памятью фиксируется с помощью так называемых элементов памяти, содержащихся в автомате. Отмеченные поведенческие различия комбинационных цепей и автоматов с памятью связаны с структурными различиями.

Структурным признаком комбинационных цепей является отсутствие обратных связей в их схемах, т. е. отсутствие замкнутых петель для прохождения сигналов. Для автоматов с памятью, наоборот, характерны внутренние обратные связи в их схемах.

К комбинационным схемам относятся, например, мультиплексоры, демультиплексоры, дешифраторы, шифраторы, цифровые компараторы, некоторые из сумматоров, некоторые другие арифметические и логические устройства, преобразователи кодов. К автоматам с памятью относят, в частности, триггеры, регистры, счетчики.

Принципиальная возможность построения различных функциональных узлов основана на использовании логических операций, составляющих логический базис. Т. е. схема каждого функционального узла может быть представлена как схема соединения простейших логических элементов. Но мы в дальнейшем не всегда будем это делать.

Функциональные узлы могут осуществлять преобразования не только двоичных переменных (как логические элементы), но и кодовых слов, которые образуются по определенным правилам (кодам) из нескольких двоичных переменных. Число двоичных переменных в слове называют числом двоичных разрядов в нем или числом битов. Часто используются двоичные коды и коды “1 из K”.

Дешифраторы

Дешифраторы называют также декодерами. Дешифраторы реализуют

микрооперацию преобразования слов параллельного двоичного кода в слова параллельного кода “1 из K”.

Типовое обозначение дешифратора имеет вид

Здесь D0, D1, …, D(n-1) – входы (иногда говорят “информационные входы”), на которые в параллельном коде подается n-разрядное двоичное число. Справа цифрами пронумерованы K выходов, с которых должно сниматься слово параллельного кода “1 из K”. Т. к. количество всевозможных n-разрядных чисел, которые могут подаваться на входы, равно

2n , то число возможных слов кода “1 из K”, в которые они преобразуются,

32

также должно быть равно 2n . Для этого требуется K = 2n . Это количество выходов дешифратора. Единица появляется на одном из них, номер которого соответствует двоичному числу на входах.

Иногда информационные входы дешифратора помечают по-другому.

Здесь номерами входов являются веса двоичных разрядов входного слова an−1 an−2 ... a0 .

Логическая единица появляется на том выходе, который имеет номер

N = an−12n−1 + an−22n−2 + ... + a0 20.

Например, при n = 4 и слове 0101 на входах единица появляется на выходе с номером 5.

Кроме информационных входов, дешифраторы могут иметь и дополнительные управляющие входы, например, разрешающий вход V.

V2

3

Разрешающий вход может управлять дешифратором следующим образом: при V =1 на одном из выходов действует единица (на том, номер которого определяется словом, поступающим на информационные входы), а на остальных выходах – нули; при V = 0 на всех выходах нули. Дешифраторы могут иметь по несколько разрешающих входов, а также входы установки в третье состояние. Возможно использование других обозначений входов и выходов. Кроме того, входы и выходы могут быть не только прямыми, как мы здесь рассматривали, но и инверсными, а также парафазными. Инверсные входы и выходы обозначают кружочками (но иногда и опускают такое обозначение). Все то же самое относительно входов

и выходов можно сказать и применительно к другим узлам цифровых устройств, которые будем рассматривать в дальнейшем.

Если дешифратор имеет инверсные выходы, то на них, очевидно, формируются кодовые слова, содержащие лишь один нуль и K −1 единиц.

Для дешифратора с последним условным обозначением можно привести следующие временные диаграммы.

33

20

t

21

t

V

t

0

t

1

t

2

t

3

t

Пусть, например, имеются дешифраторы, осуществляющие преобразование 2-разрядных чисел в слова кода “1 из 4”, а требуется преобразование 4-разрядных чисел

a3 a2 a1 a0 .

в слова кода “1 из 16”. Тогда можно использовать следующую схему.

34

Подобные схемы называют схемами наращивания (не только для дешифраторов, но и для других узлов цифровых устройств).

Схемы наращивания, подобные данной, называют пирамидальными. Приведенную схему называют пирамидальным дешифратором. Ее выходами являются выходы дешифраторов DC2 … DC5. Так как логическая единица может присутствовать лишь на одном из четырех выходов DC1, то лишь один из четырех дешифраторов DC2 … DC5, на разрешающий вход которого эта единица поступит, будет иметь на одном из своих выходов тоже логическую единицу. Благодаря этому и образуются слова кода “1 из 16”.

Дешифраторы удобно использовать для реализации системы логических или, как их еще называют, переключательных функций. Как известно, любая переключательная функция от n переменных Xn−1, Xn−2, ..., X0 может быть представлена в совершенной дизъюнктивной

нормальной форме (СДНФ) как дизъюнкция определенных конъюнктивных

термов вида

Xn−1X n−2...X0.

При этом всевозможные термы отличаются лишь количеством и номерами переменных, записанных с инверсией.

Логическая единица на определенном выходе дешифратора появляется лишь при единственной комбинации сигналов на его n информационных входах. С другой стороны, при любой из этих комбинаций единица появляется на одном из выходов дешифратора. Все это означает, что

35

зависимость сигнала на любом из выходов дешифратора от входных информационных сигналов Xn−1, Xn−2, ..., X0 может быть описана одним

термом из n сомножителей, причем любой наперед заданный терм будет соответствовать определенному выходу дешифратора. Тогда, объединяя нужные выходы дешифратора с помощью логического элемента ИЛИ, можно реализовать любую наперед заданную переключательную функцию от n переменных. Для реализации системы таких переключательных функций потребуются несколько элементов ИЛИ, а дополнительные шифраторы не нужны.

Пример. Необходимо реализовать систему из трех переключательных функций F2, F1, F0 от двух аргументов X1, X0, заданную следующей таблицей истинности.

Такая табличная форма поведенческого описания комбинационной цепи эквивалентна аналитической форме описания с помощью СДНФ:

F2 = X 1 X 0;

F1 = X 1X 0 X1 X 0 X1X 0;

F0 = X 1 X 0 X1X 0.

При таком поведенческом описании комбинационная цепь, построенная на основе дешифратора, будет иметь структуру, показанную на рисунке.

Шифраторы

Шифраторы называют также кодерами. Они преобразуют слова параллельного кода “1 из K” в двоичные числа, т. е. Выполняют микрооперацию, обратную микрооперации дешифраторов.

Типовое обозначение.

36

Очевидно K = 2n .

Одно из основных применений шифратора – ввод данных с клавиатуры. При этом нажатие клавиши, например, с какой-то десятичной

цифрой может обеспечивать подачу логической единицы на определенный вход шифратора и приводить к появлению на его выходах двоичного номера данной десятичной цифры, который передается в устройство.

В микропроцессорных системах широко используются так называемые приоритетные шифраторы. Для таких шифраторов логическая единица может поступать не только на один, но и на несколько входов одновременно. При этом на выходах приоритетного шифратора формируется двоичное число,

соответствующее десятичному номеру того из нескольких входов с потенциалом логической единицы, который имеет наиболее высокий приоритет.

Приоритеты всех входов такого шифратора различны и могут, например, повышаться с уменьшением номера входа от K −1 до 0.

Символы 1→K могут заменяться на 1:K или опускаться.

Здесь X – информационный вход, A, B, C… – адресные входы. Кодовое слово, действующее на адресные входы, задает номер выхода, на котором сигнал будет совпадать с сигналом информационного входа. На остальных выходах – нули.

Значит K = 2n ( n = log2 K ), если на адресные входы должны

подаваться n-разрядные двоичные числа, и K = n , если на адресные входы должны подаваться слова кода “1 из n”.

37

В первом случае при постоянной подаче сигнала X =1 демультиплексор, очевидно, превращается в дешифратор.

Сумматоры по модулю 2

Операция суммирования по модулю 2 является логической операцией и обозначается Å или " , т. е. записывается, например,

F = X 0 Å X1 ÅKX n−1 .

Правила выполнения этой операции при n = 2 следующие.

0 Å 0 = 0

0 Å1 = 1

1Å 0 = 1

1Å1 = 0

В общем случае n ³ 2 результат суммирования по модулю 2 равен единице при нечетном числе единиц среди переменных. В связи с этим сумматоры по модулю 2 часто используются для так называемого контроля четности (нечетности) при обнаружении ошибок, возникающих при передаче

данных в вычислительных комплексах или при передаче данных системой связи.

Пример конкретной микросхемы сумматора по модулю 2.

Здесь I0, I1, ..., I11 – информационные входы, V – управляющий.

Причем для суммирования 13-ти переменных V может быть использован в качестве информационного входа. Т. е. вход V действует так же, как любой из информационных входов. С учетом этого при постоянной подаче сигнала V = 0 логическая единица на выходе появляется при нечетном числе единиц на входах I0, I1, ..., I11, а в случае V =1– при четном.

В случае двух входных сигналов сумматор по модулю 2 называют элементом “исключающее ИЛИ” и обозначают так.

38

=1

Цифровые компараторы

Цифровые компараторы – это устройства сравнения двоичных чисел. Пример реальной микросхемы.

На выходе A=B формируется логическая единица при равенстве 4- разрядных двоичных чисел A3A2 A1A0 и B3B2B1B0 , на выходе A<B – если

первое из этих чисел меньше второго, а на выходе A>B – если первое больше второго. Причем на входы A<B, A=B, A>B должны подаваться соответственно сигналы 0, 1, 1. Эти входы предназначены для обеспечения возможности наращивания. Схемы наращивания могут быть последовательными (каскадными) и параллельными (пирамидальными). В схемах второго типа меньше задержка распространения сигнала, т. е. выше быстродействие. Оба варианта схем наращивания приводятся в справочной литературе.

Триггеры цифровых устройств

Литература

1.Е. П. Угрюмов. Проектирование элементов и узлов ЭВМ. М, «Высшая школа», 1987 (уч. пособие).– 318 с.: ил.

2.Е. А. Зельдин. Цифровые интегральные микросхемы в

3.В. Т. Фролкин, Л. Н. Попов. Импульсные устройства. М, «Советское радио», 1980 (учебник).–368 с.: ил

39

4.Л. М. Гольденберг. Импульсные устройства. М., «Радио и связь», 1981 (учебник).– 222 с.: ил.

5.И. Н. Букреев, Б. М. Мансуров, В. И. Горячев. Микроэлектронные схемы цифровых устройств. М, «Советское радио», 1975.– 368 с.: ил.

6.И. П. Степаненко. Основы микроэлектроники. М, «Советское радио», 1980 (уч. пособие).– 424.: ил.

7.В. В. Гусев, Л. Г. Зеличенко, К. В. Конев, Г. Б. Малько, А. М. Сидоров Основы импульсной и цифровой техники. М., «Советское радио», 1975 (уч. пособие).– 440 с.: ил.

Понятие о триггерах

[1, с. 90…120; 2, с. 162…199; 3, с. 163…194; 4, с. 89…102, 134, 135; 5, с. 52…76; 6, с. 373…378; 7, с. 363… 372]

Триггеры являются простейшими автоматами с памятью.

По логике функционирования триггеры цифровых устройств подразделяют на

1.Триггеры с установочными входами или RS-триггеры;

2.T-триггеры или триггеры со счетным входом;

3.D-триггеры, которые часто называют триггерами задержки.

4.Универсальные триггеры. Меняя соединения входов таких триггеров, их можно использовать, например, как T-триггеры или D-

триггеры.

Кроме того, триггеры цифровых устройств подразделяют на синхронизируемые (тактируемые, синхронные) и несинхронизируемые (асинхронные). Срабатывание синхронных триггеров возможно лишь при условии действия синхронизирующего импульса (синхроимпульса) на синхронизирующий вход. Благодаря такой синхронизации триггеров или других цифровых узлов обеспечивается следующее:

1.Повышается помехоустойчивость (в том смысле, что нежелательное

срабатывание синхронизируемого триггера или другого узла могут вызвать лишь помехи, действующие на информационные входы

одновременно с действием синхроимпульсов на синхронизирующий вход).

2.Устраняется влияние переходных процессов на информационных входах (при проектировании цифровых устройств обеспечивается подача синхроимпульса в то время, когда переходные процессы уже закончены.

3.Устраняется влияние временных состязаний или гонок сигналов,

поступающих на различные информационные входы по разным цепям, т. е. с разными и к тому же нестабильными задержками (подача синхроимпульса обеспечивается после информационного сигнала, появляющегося последним).

40

Синхронные триггеры в свою очередь подразделяют на управляемые (имеется в виду по синхронизирующему входу) уровнями (триггеры со статическим управлением) и на управляемые фронтами (триггеры с динамическим управлением или триггеры типа ET).

В свою очередь триггеры со статическим управлением делят на одноступенчатые и двухступенчатые (типа MS, т. е. типа «ведущий- ведомый»). Иногда двухступенчатые триггеры не относят к триггерам со статическим управлением.

Несинхронизируемый RS-триггер с прямым управлением

Его условное обозначение показано на рис. 2. Состоянием триггера называют двоичное значение сигнала Q на одном из выходов, который

называют прямым. Q – сигнал на инверсном выходе. Т. е. при Q =1 говорят, что триггер находится в состоянии «единица» (при этом на другом выходе двоичное значение сигнала Q = 1 = 0 ), а при Q = 0 (Q =1) триггер в

состоянии «нуль». Т. е. состояние триггера отражается парафазным кодом на его выходах (парафазный выход). Вход S называют входом установки триггера в состояние «единица», а R – вход установки в «нуль». Это так называемые установочные входы.

Для данного триггера таблица переходов, показывающая зависимость состояния Q от значений поданных сигналов S и R и исходного состояния Q1,

имеет следующий вид за исключением символов в скобках, о которых будет сказано в дальнейшем).