Добавил:
ivanov666
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз:
Предмет:
Файл:Электронные цепи и микросхемотехника. Импульсные и цифровые устройства. Конспект лекций. Учебное пособие
.pdf
выполняет коммутацию сигналов, ее еще называют коммутатором.
Х
х
F
Из трех приведенных названий данной схемы наибольшее распространение получило первое.
Схема мультиплексора, показанная на рис. 4.39, имеет четыре входа
...DD
и управляется двухразрядным кодом
03
;.
Х
01
Управляющий сигнал, распознаваемый дешифратором, формирует
единичный сигнал, который поступает на один из входов схемы «И».
Схема пропускает на выход
Y импульсы с той входной шины, которая
подключена к другому входу данной схемы «И». Мультиплексор для
синхронизации его работы с другими блоками цифровой автоматики
имеет синхронизирующий (разрешающий) вход
Е.
Заметим, что мультиплексор можно использовать в качестве универсального логического элемента для реализации любой функции от числа
аргументов, равного числу адресных входов мультиплексора.
Стандартные микросхемы MS имеют ограниченное число информационных входов: 4, 8 или 16 (порядок мультиплексора
k = 2, 3 или 4).
Дополнительно, кроме информационных и адресных, может быть стробирующий вход, называемый также входом «разрешения – запрета».
Сигнал по этому входу «разрешает» либо «запрещает» коммутацию информационных сигналов. В состоянии запрета выходной сигнал MS
принимает фиксированное значение и не зависит от значений других
входных сигналов.
На рис. 4.40 показано условное графическое обозначение (УГО)
и приведена упрощенная функциональная схема микросхемы К155КП7,
являющейся стробируемым мультиплексором третьего порядка (MS-3).
Как видно, мультиплексор имеет 8 информационных входов, помеченных групповой меткой D, три адресных входа с групповой меткой SED,
инверсный стробирующий вход и два выхода.
Если входным сигналам поставить в однозначное соответствие логические переменные:
,,ааа
012
по информационным входам и
ным сигналам – функции
F и
по адресным входам;
s по стробирующему входу, а выход-
соответственно на прямом и инверсном
, , ...,
хх
02 7
выходах, то указанный мультиплексор можно описать следующим логическим выражением:
F s x a aa x a aa x a aa x a aa
0 210 1 210 2 210 3 210
x a aa x a aa x a aa x a aa
4 21 5 210 6 210 7 210
0
151
().
а б
х
F
Рис. 4.40
Из анализа формулы следует, что конъюнкции адресных переменных, стоящие в круглых скобках, образуют полное множество конституент логических функций трех аргументов. Следовательно, при
s = 0
мультиплексор-селектор позволит реализовать любую логическую
функцию трех аргументов. Для этого лишь необходимо выбрать способ
подключения информационных входов к шинам логического нуля и ло-
гической единицы, т. е. придать информационным переменным
зна-
i
чение логического нуля либо логической единицы.
Логическая формула описывает сигнал на прямом выходе стробируемого мультиплексора-селектора третьего порядка (MS-3) и является
его логико-математической моделью (по указанному выходу). Анало-
гичное выражение имеет функция
, только над всей правой частью
выражения будет стоять символ инверсии (черта сверху).
4.8. ДЕМУЛЬТИПЛЕКСОР
(РАСПРЕДЕЛИТЕЛЬ ИМПУЛЬСОВ)
Это устройство, передающее импульс, поступивший на вход Х, на
один из выходов в зависимости от управляющего сигнала УС, заданного
двоичным кодом. Один из вариантов построения демультиплексора показан на рис. 4.41.
152
X
Y
1
.
Y
2
.
.
.
Y
i
1
2
n
E
DС
.
.
.
.
1
.
.
.
.
i
Рис. 4.41
Управляющий сигнал в виде параллельного кода попадает на вход
дешифратора
DС, выходы которого соединены со входами элементов И,
организующими выходную часть схемы. Одновременно на входы конъюнкторов поступает входной импульс
Х, который пройдет лишь через
тот элемент И, на который от дешифратора подается единичный сигнал.
Если, например, единичный сигнал поддерживается на выходе
шифратора, то импульсы шины
Y
конъюнктор на выход
Разрешающий сигнал
.
1
Е синхронизирует работу демультиплексора с
Х будут передаваться через верхний
1 де-
другими участниками схемы. Демультиплексор широко применяется,
например, в системах управления автономными инверторами преобразователей частоты.
4.9. СУММАТОРЫ
Двоичные сумматоры позволяют суммировать два двоичных числа
и являются основным блоком процессора. При сравнении процессоров
наиболее важной характеристикой является разрядность сумматора,
входящего в их состав. В современной технике двоичные сумматоры
используются в приемопередающей аппаратуре, такой как цифровой
тюнер (цифровой ресивер), или в приемниках сотовых аппаратов G3
или LTE.
153
В зависимости от системы счисления сумматоры бывают:
двоичные;
двоично-десятичные (в общем случае двоично-кодированные);
десятичные;
прочие (например, амплитудные).
По количеству одновременно обрабатываемых разрядов складываемых чисел:
одноразрядные,
многоразрядные.
По числу входов и выходов одноразрядных двоичных сумматоров:
четвертьсумматоры (элементы «сумма по модулю 2»; элементы
«исключающее ИЛИ»), характеризующиеся наличием двух входов, на
которые подаются два одноразрядных числа, и одним выходом, на котором реализуется их арифметическая сумма;
полусумматоры, характеризующиеся наличием двух входов, на
которые подаются одноименные разряды двух чисел, и двух выходов:
на одном реализуется арифметическая сумма в данном разряде, а на другом – перенос в следующий (более старший разряд);
полные одноразрядные двоичные сумматоры, характеризующи-
еся наличием трех входов, на которые подаются одноименные разряды
двух складываемых чисел и перенос из предыдущего (более младшего)
разряда, и двумя выходами: на одном реализуется арифметическая
сумма в данном разряде, а на другом – перенос в следующий (более
старший разряд).
По способу представления и обработки складываемых чисел многоразрядные сумматоры подразделяются:
на последовательные, в которых обработка чисел ведется пооче-
редно, разряд за разрядом на одном и том же оборудовании;
параллельные, в которых слагаемые складываются одновременно
по всем разрядам и для каждого разряда имеется свое оборудование.
Построение двоичных сумматоров обычно начинается с сумматора
по модулю 2.
Простейшим двоичным суммирующим элементом является четвертьсумматор.
Наиболее известны для данной схемы названия: элемент «сумма по
модулю 2» и элемент «исключающее ИЛИ». Схема (рис. 4.42) имеет два
входа:
а и b для двух слагаемых и один выход S для суммы. Работу ее
154
отражает таблица истинности (табл. 4.15), а соответствующее уравне-
&
&
ние имеет вид
Sababab
D1
=1
a
б
b
a
¼ SM
s
b
а
В соответствии с принципами построения произвольной таблицы
истинности получим схему сумматора по модулю 2 (рис. 4.43).
Рис. 4.42
a
a
b
b
1
1
s
D2
.
Таблица 4.15
a b S
0 0 0
0 1 1
1 0 1
1 1 0
1
S
Рис. 4.43
Сумматор по модулю 2 выполняет суммирование без учета переноса.
В полном двоичном сумматоре требуется учитывать перенос, поэтому требуются схемы, позволяющие формировать перенос в следующий двоичный разряд. Работа такого полусумматора отражается таблицей истинности (табл. 4.16).
В соответствии с принципами построения произвольной таблицы
истинности получим схему полусумматора (рис. 4.44) и ее изображение
(рис. 4.45).
Схема полусумматора формирует перенос в следующий разряд, но
не может учитывать перенос из предыдущего разряда, поэтому она и
называется полусумматором.
155
&
&
a
&
D1
1
1
Рис. 4.44
a
b
D2
1
S
HS
a
b
P0
S
P0
Рис. 4.45
Таблица 4.16
a b S Р
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
0
b
Таблицу истинности полного двоичного одноразрядного сумматора
можно получить из правил суммирования двоичных чисел (табл. 4.17).
В обозначении входов использовано следующее правило: в качестве
входов использованы одноразрядные числа a и b; перенос обозначен
буквой P; для обозначения входа переноса используется буква I (сокращение от английского слова input – вход); для обозначения выхода переноса используется буква O (сокращение от английского слова output –
выход).
Таблица 4.17
PI a b S Р
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
0
В соответствии с принципами построения принципиальной схемы
по произвольной таблице истинности получим схему полного двоичного одноразрядного сумматора (рис. 4.46).
156
PI
&
&
&
&&&1&
&
a
D1
PI
b
1
1
1
Рис. 4.46
a
D2
1
S
D3
P0
b
Эту схему можно минимизировать, но это несколько усложняет принципы построения сумматоров, поэтому вопросы минимизации рассматриваться не будут. Условно-графическое изображение полного двоичного одноразрядного сумматора
показано на рис. 4.47.
PI
SM
a
b
Рис. 4.47
P0
S
Для того чтобы получить многоразрядный сумматор, достаточно соединить входы и выходы переносов соответствующих двоичных разрядов. Схема соединения одноразрядных сумматоров
для реализации четырехразрядного сумматора приведена на рис. 4.48,
а условно-графическое изображение – на рис. 4.49.
В приведенной на рис. 4.48 схеме рассматриваются только принципы работы двоичных сумматоров. В реальных схемах не допускают
последовательного распространения переноса через все разряды многоразрядного сумматора.
157
PI
a0
b0
a1
b1
PI
a
b
PI
a
b
SM
SM
S
P0
P0
S0
PI
SM
S
S1
a0
S0
a1
a2
a3
S1
S2
PI
a2
b2
a3
b3
Для увеличения скорости работы двоичного сумматора применяется
отдельная схема формирования переносов для каждого двоичного разряда. Таблицу истинности для такой схемы легко получить из алгоритма
суммирования двоичных чисел, а затем применить принципы построения цифровой схемы по произвольной таблице истинности.
a
b
PI
SM
a
b
Рис. 4.48 Рис. 4.49
SM
S
P0
S
P0
S2
S3
b0
b1
b2
b3
S3
PO
158
КОНТРОЛЬНЫЕ ВОПРОСЫ
1. Ключевой режим работы транзистора. Условие насыщения тран-
зистора.
2.
Ключевой режим работы транзистора. Условие запирания транзи-
стора.
3.
Влияние нагрузки на статические режимы ТК.
4.
Параллельное соединение ТК. Особенности работы.
5.
Анализ переходных процессов при включении ТК.
6.
Анализ переходных процессов при выключении ТК.
7.
Потери мощности в ТК.
8.
Работа ТК на L-нагрузку.
9.
Работа ТК на С-нагрузку.
10.
Применение ускоряющей емкости для повышения быстродей-
ствия ТК.
11.
Ненасыщенные транзисторные ключи с нелинейной ООС.
12.
Работа МДП транзистора в импульсном режиме.
13.
Симметричный автоколебательный мультивибратор на БТ (ра-
бота, параметры).
14.
Мультивибратор в ждущем режиме (работа, параметры).
15.
Мультивибратор с эмиттерными связями.
16.
Мультивибратор с эмиттерной времязадающей цепью.
17.
Мультивибратор на полевых транзисторах.
18.
Мультивибратор на операционных усилителях.
19.
Работа триггера на транзисторах.
20.
Запуск триггера по базовой цепи.
21.
Запуск триггера по коллекторной цепи.
Триггеры с автоматическим смещением.
22.
23.
Триггер Шмидта.
24.
RS-триггеры на логических элементах.
159
25. D-триггеры.
26.
Т-триггеры.
27.
Параметры линейно-изменяющегося напряжения.
28.
ГПН с внешним запуском.
29.
ГПН с токостабилизирующим транзистором.
30.
ГПН на основе интегрирующего усилителя.
31.
Транзисторный ГПН с ООС.
32.
Блокинг-генератор.
33.
Регистры.
34.
Счетчики.
35.
Шифраторы и дешифраторы.
36.
Мультиплексоры и демультиплексоры.
37.
Сумматоры.
160
Соседние файлы в предмете [НЕСОРТИРОВАННОЕ]