- •Лабораторная работа №7
- •Краткие теоретические сведения
- •Определения
- •Пример вычисления коэффициента управляемости. Таблица 1
- •Пример определения коэффициента наблюдаемости. Таблица 2
- •Оценка тестопригодности схем
- •Практические рекомендации по разработке тестопригодных схем
- •Порядок проведения работы
- •Содержание отчета
- •Контрольные вопросы
- •Список литературы
- •Содержание
Оценка тестопригодности схем
Простая мера тестпригодности узла ТY может быть получена в результате умножения значений его управляемости и наблюдаемости
TY= CY * OY
На уровне интуитивного восприятия это соответствует тому, что если имеет, скажем, 50% -ную управляемость и 50% - ную наблюдаемость, то его тестопригодность вероятнее всего равна только 25%. Это связано с тем, что управляемость и наблюдаемость независимые величины; если управлять узлом на «50% сложнее» и наблюдать его значаение на «50% сложнее», то в результате тестопригодность в какой-то степени должна быть меньше 50%.
Показатель тестпригодности всей схемы должен быть мерой средней трудоемкости получения теста узла схемы
TY(схемы)=(∑(TY:узлов))/(число узлов).
Практические рекомендации по разработке тестопригодных схем
Максимизировать характеристики управляемости и наблюдаемости схемы
Исключать логическую избыточность. Узел схемы является избыточным, если все значения на выходе схемы не зависят от логического состояния узла на всех входных наборах и последовательности состояний.
Разбивать большие схемы на небольшие подсхемы для уменьшения затрат на процедуру генерации тестов
Физически разделять аналоговые и цифровые схемы
Избегать использования асинхронных логических схем
Обеспечить простоту начальной установки элементов схемы
Обеспечить возможность разрыва цепей обратной связи
Избегать использования одновибраторов
Избегать разработок с предполагаемой подгонкой отдельных компонентов
Избегать зависимости проверяющей программы от информации, записанной в ПЗУ и ПЛМ
Подключать нагрузку ко всем неиспользуемым входам устройств и к выходам устройств с открытым коллектором и тремя состояниями
Компоновать монтажную схему так, чтобы эквивалентные неисправности размещались в одном и том же корпусе интегральной микросхемы
Обеспечить возможность диагностическому оборудованию управлять цепью тактовой синхронизации
Избегать использования диагностически неразличимых групп элементов, таких, как проводное ИЛИ, проводное И, и узлов с большим числом вентилей.
Разрывать длинные цепи на счетчиках
Буферировать входы, чувствительные к фронту импульсного сигнала
Выпускать четкую конструкторско-техническую документацию.
Порядок проведения работы
1. Подготовка к выполнению лабораторной работы.
Разработка VHDL модели испытательного сигнала и ее верификация должны быть проведены в среде OrCAD (host PC)
Выполнение лабораторной работы проводится в аудитории под контролем преподавателя.
Перед выполнением лабораторной работы необходимо проверить наличие защитного заземления, исправность схем аварийного отключения питания.
2. Порядок выполнения лабораторной работы:
- в соответствии с разработанной принципиальной электрической схемой, выполнить необходимые коммутации на макетной плате FLEX8000 (target);
- подсоединить к контрольным точкам щупы осциллографа;
- включить питание (подсоединить FLEX8000 к удлинителю USB);
- при правильном соединении загорается светодиод HL1;
- при возникновении проблем с соединением необходимо обратиться к преподавателю;
- сконфигурировать ПЛИС FLEX8000 в среде MAX PLUS (Host PC + target);
- наблюдать временные диаграммы в контрольных точках, обеспечивая синхронизацию органами управления осциллографа;
- при несоответствии наблюдаемых осциллограмм заданию, необходимо повторить синтез VHDL модели испытательного сигнала с учетом отмеченных недостатков; затем необходимо провести верификацию VHDL модели. Внесенные изменения необходимо согласовать с преподавателем и повторить валидацию VHDL модели (Host PC);
- скопировать временные диаграммы с экрана осциллографа.