Добавил:
rillirKA_oFF
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз:
Предмет:
Файл:
Рисунок 3.2 – Моделирование схемы дешифратора 4-10.
Рисунок 3.3 – Функциональный режим моделирования дешифратора 4-10.
21
Рисунок 3.4 – Код дешифратора 4-10 на SystemVerilog.
22
Рисунок 3.5 – Моделирование кода дешифратора 4-10.
23
E
Decoder0 |
a~[9..0] |
||
|
|||
|
|
|
SEL |
|
10' h000 -- |
|
DATAA |
IN[3..0] OUT[15..0]
x[3..0]
Рисунок 3.6 – RTL-схема дешифратора 4-10.
24
Заключение
В данной лабораторной работе, согласно методическим указаниям, в
среде САПР QuartusII на основе простых логических элементов были смоделированы работа шифратора 6-3, дешифратора 4-10, приоритетного шифратора 8-3 и реализовано его наращивание до 16-4. Также, устройства были описаны на языке SystemVerilog.
25
Соседние файлы в папке 9 варик