Министерство науки и высшего образования Российской Федерации
Федеральное государственное бюджетное образовательное учреждение высшего образования
«ТОМСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ СИСТЕМ УПРАВЛЕНИЯ И РАДИОЭЛЕКТРОНИКИ» (ТУСУР)
Кафедра комплексной информационной безопасности электронно-
вычислительных систем (КИБЭВС)
ПРИМЕНЕНИЕ РЕГИСТРОВ И СЧЁТЧИКОВ
Отчет по лабораторной работе №7 по дисциплине «Электроника и схемотехника»
Вариант № 12
Студент гр.
==.==.2022
Руководитель
== кафедры КИБЭВС
_______
====.2022
Томск 2022
ВВЕДЕНИЕ
Цель работы − овладеть навыками совместного применения регистров
исчётчиков.
Входе данной лабораторной работы требуется выполнить следующие
задачи:
1. Составить таблицу истинности для всех 4-х функций согласно варианту:
10 |
̅̅̅̅̅̅̅̅ |
= |
|
11 |
̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
= |
|
12 |
̅̅̅̅̅̅̅ |
= |
|
13 |
= |
2. Собрать схему, используя встроенные блоки регистров, для выполнения 4-х параллельных операций над полубайтом. Организовать приём
и выдачу данных согласно варианту из таблицы.
Таблица 1 – Задание по варианту
|
Приём |
|
|
Выдача |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Активный |
|
|
|
|
|
|
уровень |
|
Фронт |
Тип приёма |
Тип сброса |
Фронт |
Тип выдачи |
сигнала read |
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
Послед. кодом |
|
|
|
|
|
|
мл. разрядами |
|
|
Параллельным |
|
|
- |
вперёд |
Асинхронный |
+ |
0 |
||
кодом |
||||||
|
|
|
|
|||
|
|
|
|
|
||
|
|
|
|
|
|
3. Создать схемы, которые с помощью регистров обеспечат «чистый» выходной сигнал для асинхронного и синхронного счётчиков из ЛБ5.
4. Промоделировать работу всех схем в двух режимах (timing и functional). Сравнить результаты моделирования с составленными таблицами истинности.
5. Используя заданный вариантом HDL, описать и промоделировать те
же устройства. Вариант HDL: System Verilog. 2
1.ВЫЧИСЛИТЕЛЬ ФУНКЦИИ
1.1Таблица истинности
Втаблице 1.1 представлена таблица истинности.
Таблица 1.1 – Таблица истинности
|
|
Входы |
|
|
|
Выход |
|
||
Ст. |
|
|
|
Мл. |
|
|
F |
|
|
разряд |
|
|
|
разряд |
|
|
|
||
|
|
|
|
|
|
|
|
||
x |
У |
|
z |
w |
13 |
12 |
|
11 |
10 |
0 |
0 |
|
0 |
0 |
0 |
1 |
|
0 |
1 |
0 |
0 |
|
0 |
1 |
1 |
0 |
|
0 |
0 |
0 |
0 |
|
1 |
0 |
1 |
0 |
|
0 |
0 |
0 |
0 |
|
1 |
1 |
0 |
1 |
|
0 |
1 |
0 |
1 |
|
0 |
0 |
1 |
1 |
|
0 |
1 |
0 |
1 |
|
0 |
1 |
0 |
0 |
|
0 |
0 |
0 |
1 |
|
1 |
0 |
1 |
0 |
|
0 |
0 |
0 |
1 |
|
1 |
1 |
0 |
1 |
|
0 |
1 |
1 |
0 |
|
0 |
0 |
1 |
1 |
|
1 |
1 |
1 |
0 |
|
0 |
1 |
0 |
0 |
|
0 |
0 |
1 |
0 |
|
1 |
0 |
0 |
0 |
|
0 |
0 |
1 |
0 |
|
1 |
1 |
1 |
1 |
|
1 |
1 |
1 |
1 |
|
0 |
0 |
0 |
0 |
|
0 |
0 |
1 |
1 |
|
0 |
1 |
1 |
1 |
|
1 |
1 |
1 |
1 |
|
1 |
0 |
0 |
1 |
|
1 |
1 |
1 |
1 |
|
1 |
1 |
1 |
0 |
|
0 |
0 |
1.2Функциональная схема
На рисунке 1.1 представлена функциональная схема.
3
Рисунок 1.1 - Схема вычислителя функций
1.2Моделирование функциональной схемы
На рисунках 1.2–1.3 представлены результат моделирования в двух режимах.
Рисунок 1.2 - Результат моделирования (Timing)
Рисунок 1.3 - Результат моделирования (Functional)
Результат моделирования совпадает со значениями из таблицы истинности, представленной в таблице 1.1.
4
1.3Код на HDL
На рисунке 1.4 представлен код описания на System Verilog.
Рисунок 1.4 – Код описания устройства на System Verilog
1.4Схема из RTL viewer для кода HDL
На рисунке 1.5 представлена схема из RTL Viewer для кода,
написанном на System Verilog.
Рисунок 1.5 – Схема из RTL viewer
5
1.5Моделирование устройства, описанного кодом HDL
На рисунках 1.6–1.7 представлены результаты моделирования асинхронного счётчика, описанного на System Verilog.
Рисунок 1.6 - Результат моделирования (Timing)
Рисунок 1.7 - Результат моделирования (Functional)
Результат моделирования совпадает со значениями из таблицы истинности, представленной в таблице 1.1.
2.АСИНХРОННЫЙ СЧЕТЧИК С ВЫХОДНЫМ БУФЕРОМ
2.1Таблица истинности
Втаблице 2.1 представлена таблица истинности асинхронного
счётчика.
6
Таблица 2.1 – Таблица истинности
|
|
|
Выходы |
|
|
№ сигнала |
|
|
asin_out |
|
|
|
|
|
|
|
|
|
4 |
3 |
2 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
0 |
1 |
2 |
1 |
1 |
0 |
0 |
0 |
3 |
1 |
0 |
1 |
1 |
1 |
4 |
1 |
0 |
1 |
1 |
0 |
5 |
1 |
0 |
1 |
0 |
1 |
6 |
1 |
0 |
1 |
0 |
0 |
7 |
1 |
0 |
0 |
1 |
1 |
8 |
1 |
0 |
0 |
1 |
0 |
9 |
1 |
0 |
0 |
0 |
1 |
10 |
1 |
0 |
0 |
0 |
0 |
11 |
0 |
1 |
1 |
1 |
1 |
12 |
0 |
1 |
1 |
1 |
0 |
13 |
0 |
1 |
1 |
0 |
1 |
14 |
0 |
1 |
1 |
0 |
0 |
15 |
0 |
1 |
0 |
1 |
1 |
16 |
0 |
1 |
0 |
1 |
0 |
17 |
0 |
1 |
0 |
0 |
1 |
18 |
0 |
1 |
0 |
0 |
0 |
19 |
0 |
0 |
1 |
1 |
1 |
20 |
0 |
0 |
1 |
1 |
0 |
21 |
0 |
0 |
1 |
0 |
1 |
22 |
0 |
0 |
1 |
0 |
0 |
23 |
0 |
0 |
0 |
1 |
1 |
24 |
0 |
0 |
0 |
1 |
0 |
25 |
0 |
0 |
0 |
0 |
1 |
26 |
0 |
0 |
0 |
0 |
0 |
2.2Функциональная схема
На рисунке 2.1 представлена функциональная схема.
7
Рисунок 2.1 - Схема асинхронного счётчика
2.2Моделирование функциональной схемы
На рисунках 2.2–2.3 представлены результат моделирования в двух режимах.
Рисунок 2.2 - Результат моделирования (Timing)
Рисунок 2.3 - Результат моделирования (Functional)
Результат моделирования совпадает со значениями из таблицы истинности, представленной в таблице 2.1.
2.3Код на HDL
На рисунке 2.4 представлен код описания на System Verilog.
8
Рисунок 2.4 – Код описания устройства на System Verilog
2.4Схема из RTL viewer для кода HDL
На рисунке 2.5 представлена схема из RTL Viewer для кода,
написанном на System Verilog.
Рисунок 2.5 – Схема из RTL viewer
2.5Моделирование устройства, описанного кодом HDL
На рисунках 2.6–2.7 представлены результаты моделирования асинхронного счётчика, описанного на System Verilog.
Рисунок 2.6 - Результат моделирования (Timing)
9
Рисунок 2.7 - Результат моделирования (Functional)
Результат моделирования совпадает со значениями из таблицы
истинности, представленной в таблице 2.1.
3.СИНХРОННЫЙ СЧЕТЧИК С ВЫХОДНЫМ БУФЕРОМ
3.1Таблица истинности
Втаблице 3.1 представлена таблица истинности синхронного счётчика.
10