2 Семестр / Отчеты / 12 варик / От_ЛР6_ЭиС_данные_удалены

Таблица 3.1 – Таблица истинности

11

Продолжение таблицы 3.1

3.2Функциональная схема

На рисунке 3.1 представлена функциональная схема.

Рисунок 3.1 - Схема регистра PIPO

3.2Моделирование функциональной схемы

На рисунках 3.2–3.3 представлены результат моделирования в двух

режимах.

12

Рисунок 3.2 - Результат моделирования (Timing)

Рисунок 3.3 - Результат моделирования (Functional)

Результат моделирования совпадает со значениями из таблицы истинности, представленной в таблице 3.1.

3.3Код на HDL

На рисунке 3.4 представлен код описания на VHDL.

13

Рисунок 3.4 – Код описания устройства на VHDL

3.4Схема из RTL viewer для кода HDL

На рисунке 3.5 представлена схема из RTL Viewer для кода,

написанном на VHDL

14

Рисунок 3.5 – Схема из RTL viewer

15

3.5Моделирование устройства, описанного кодом HDL

На рисунках 3.6–3.7 представлены результаты моделирования асинхронного счётчика, описанного на VHDL.

Рисунок 3.6 - Результат моделирования (Timing)

Рисунок 3.7 - Результат моделирования (Functional)

Результат моделирования совпадает со значениями из таблицы истинности, представленной в таблице 3.1.

16

ВЫВОДЫ

Входе данной работы были изучены последовательные,

универсальные и параллельные регистры, их принципы построения и работы.

Были составлены таблицы истинности для данных устройств согласно варианту.

Были собраны на холстах .bdf и промоделированы в двух режимах

(timing и functional) схемы регистров.

С помощью VHDL были описаны а также промоделированы те же устройства.

Результаты моделирования каждой схемы соответствует её таблице истинности.

17