3.2Моделирование функциональной схемы
На рисунках 3.2–3.4 представлен результат моделирования в режиме
Timing.
Рисунок 3.2 - Переход с 1 в 0 (Timing)
Рисунок 3.3 - Переход с 0 в 1 (Timing)
Рисунок 3.4 - Переход с 1 в 0 (Timing)
Сделаем проверку:
t0 = 693,423 нс – 459,147 нс = 234,276 нс; t1 = 919,147 нс – 693,423 нс = 225,724 нс. Tвых = 234,276 нс + 225,724 нс = 460 нс
11
Полученный результат соответствует ожидаемому результату с учётом погрешности.
На рисунках 3.5–3.7 представлен результат моделирования в режиме
Functional.
Рисунок 3.5 - Переход с 0 в 1 (Functional)
Рисунок 3.6 - Переход с 1 в 0 (Functional)
Рисунок 3.7 - Переход с 0 в 1 (Functional)
Сделаем проверку:
t0 = 450 нс – 220 нс = 230 нс;
12
t1 = 680 нс – 450 нс = 230 нс. Tвых = 230 нс + 230 нс = 460 нс
Полученный результат соответствует ожидаемому результату.
3.3Код на HDL
На рисунке 3.8 представлен код описания на System Verilog.
Рисунок 3.8 – Код описания устройства на System Verilog
3.4Схема из RTL viewer для кода HDL
На рисунке 3.9 представлена схема из RTL Viewer для кода,
написанном на System Verilog.
Рисунок 3.9 – Схема из RTL viewer
3.5Моделирование устройства, описанного кодом HDL
13
На рисунках 3.10–3.12 представлены результат моделирования в режиме Timing.
Рисунок 3.10 - Переход с 1 в 0 (Timing)
Рисунок 3.11 - Переход с 0 в 1 (Timing)
Рисунок 3.12 - Переход с 1 в 0 (Timing)
Сделаем проверку:
t0 = 687,948 нс – 456,264 нс = 231,684 нс; t1 = 916,264 нс – 687,948 нс = 228,316 нс. Tвых = 231,684 нс + 228,316 нс = 460 нс
Полученный результат соответствует ожидаемому результату с учётом погрешности.
14
4.ФОРМИРОВАТЕЛЬ ЗАДЕРЖКИ
4.1Расчеты
Ниже приведены расчёты для задачи формирователь частоты: Fвх = 50 МГц
Твх = F1вх 103 = 20 нс tз = 600 нс
М0 = Твхtз = 30 М1 = 1
М= М0 + М1 = 31
4.2Функциональная схема
На рисунке 4.1 представлена функциональная схема формирователя задержки.
Рисунок 4.1 - Схема формирователя задержки
4.3Моделирование функциональной схемы
На рисунках 4.2–4.4 представлен результат моделирования в режиме
Timing.
15
Рисунок 4.2 - Начало выходного сигнала (Timing)
Рисунок 4.3 - Конец выходного сигнала (Timing)
Рисунок 4.4 - Начало нового выходного сигнала (Timing)
Сделаем проверку:
Tвых = 636,26 нс - 616,26 нс = 20 нс tз = 1236,26 нс – 636,26 нс = 600 нс
Полученный результат соответствует ожидаемому результату с учётом погрешности.
На рисунках 4.5–4.7 представлен результат моделирования в режиме
Functional.
16
Рисунок 4.5 - Начало выходного сигнала (Functional)
Рисунок 4.6 - Конец выходного сигнала (Functional)
Рисунок 4.7 - Начало нового выходного сигнала (Functional)
Сделаем проверку:
Tвых = 630 нс - 610 нс = 20 нс tз = 1230 нс – 630 нс = 600 нс
Полученный результат соответствует ожидаемому результату.
4.4Код на HDL
На рисунке 4.8 представлен код описания на System Verilog.
17
Рисунок 4.8 – Код описания устройства на System Verilog
4.5Схема из RTL viewer для кода HDL
На рисунке 4.9 представлена схема из RTL Viewer для кода,
написанном на System Verilog.
Рисунок 4.9 – Схема из RTL viewer
4.6Моделирование устройства, описанного кодом HDL
На рисунках 4.10–4.12 представлены результат моделирования в режиме Timing.
Рисунок 4.10 - Начало выходного сигнала (Timing)
18
Рисунок 4.11 - Конец выходного сигнала (Timing)
Рисунок 4.12 - Начало нового выходного сигнала (Timing)
Сделаем проверку:
Tвых = 636,258 нс – 616,258 нс = 20 нс tз = 1236,258 нс – 636,258 нс = 600 нс
Полученный результат соответствует ожидаемому результату.
19
ВЫВОДЫ
В ходе данной работы были изучены асинхронные и синхронные двоичные счётчики, делители частоты и формирователи задержек, их принципы построения и работы.
Были составлены таблицы истинности для счётчиков, выполнены расчёты для делителя частоты и задачи формирования задержек согласно варианту.
Были собраны на холстах .bdf и промоделированы в двух режимах
(timing и functional) схемы данных устройств.
С помощью System Verilog были описаны а также промоделированы те же устройства.
Результаты моделирования каждой схемы соответствует её таблице функционирования или расчёту.
20