1.5. Пути повышения быстродействия устройств цифровой обработки сигналов в интегральном исполнении с применением модулярной арифметики

Проблема повышения быстродействия в систе­мах, функционирующих в реальном времени, мо­жет быть решена не только за счет повышения сте­пени интеграции схем и, соответственно, увеличе­ния тактовых частот, но и за счет распараллеливания вычислительных операций. Модулярное представ­ление (которое также называют представлением в системе остаточных классов или системе классов вычетов) является одним из возможных способов построения параллельных вычислительных архи­тектур. В этом случае целое число представляется как упорядоченный набор остатков в соответст­вующем базисе взаимно попарно простых чисел, называемых модулями, и арифметические опера­ции сложения, вычитания и умножения выполня­ются уже с этими вычетами меньшей разрядности независимо друг от друга.

Литература по вычислительным устройствам в модулярной арифметике, опубликованная в на­шей стране, была ориентирована главным образом на разработку компьютеров в целом /1, 2/. Данное направление не получило в дальнейшем широкого распространения в связи с развитием интеграль­ных технологий, которые и без распараллеливания позволяли увеличивать быстродействие на основе традиционного позиционного представления дан­ных в компьютерных системах.

В настоящее время отдельные элементы моду­лярной арифметики, такие как модулярные сум­маторы и модулярные умножители, находят ши­рокое применение в криптографии /3—5/ и при построении отказоустойчивых систем /6, 7/.

Также существуют и реальные коммерческие продукты в интегральном исполнении, исполь­зующие модулярный подход в конкретных при­менениях. Так, например, фирмой IВМ был раз­работан универсальный вычислитель ENYERPRISE SYSTEM/9000, использующий остаточный код по модулю 15 /8/.

В работе /9/ представлен сигнальный процес­сор IMS А110, фактически представляющий собой двумерный цифровой фильтр/вычислитель сверт­ки, функционирующий в модулярной арифмети­ке. Разработчики выбрали подход на основе моду­лярного представления, так как было затрудни­тельно соответствовать требованиям по занимае­мой площади и по мощности при использовании обычной двоичной арифметики.

Целью данной работы является рассмотрение и анализ основных вычислительных процедур, ис­пользуемых при построении устройств цифровой обработки сигналов в модулярной арифметике с учетом их реализации в интегральном исполнении.

2. Варианты реализации цифрового фильтра

2.1. Цифровой ких-фильтр с единичными коэффициентами

Для реализации ФНЧ будем использовать каскадное соединение нескольких фильтров различного порядка. При выборе максимального порядка фильтров необходимо руководствоваться следующими соображениями:

Первый ноль передаточной функции фильтра должен располагаться в окрестности частоты подавления синтезируемого фильтра.

Коэффициент передачи на частоте среза должен быть максимально возможным.

Прировняв к нулю числитель, в формуле амплитудно-частотная характеристика однородного фильтра N-го порядка найдем порядок фильтра, у которого ноль передаточной характеристики приходится на частоту подавления:

,

, где n – целое число

Так как нас интересует первый ноль, то принимаем n = 1. Тогда

Таким образом, порядок фильтра может быть 6 или 7. Однако при N = 7 коэффициент передачи фильтра на частоте среза в соответствии с формулой амплитудно-частотная характеристика однородного фильтра N-го порядка составит 0,611, а при N = 6 0,707. Следовательно, выбираем N = 6. Таким образом, первый каскад синтезируемого ФНЧ будет представлять собой фильтр с единичными коэффициентами шестого порядка. Фильтры в остальных каскадах должны иметь порядок меньший, чем 6. Подберем число каскадов и порядки фильтров в них. Для моделирования ФНЧ воспользуемся системой MATLAB 6.5.

Рис. 2.1. АЧХ каскадов ФНЧ

Рис. 2.2. Результирующая АЧХ

По результатам моделирования необходимое подавление достигается при числе каскадов равном трем, порядки фильтров в каскадах равны 6, 5 и 4. АЧХ каскадов, показаны, на рис. 2.1. Результирующая АЧХ показана на рис. 2.2.

Для оценки занимаемых фильтром ресурсов ПЛИС смоделируем фильтр в САПр MAXPLUS II. Структурная схема одного из каскадов фильтра (фильтр с единичными коэффициентами шестого порядка) показана на рис. 2.3.

Р ис. 2.3. Структурная схема каскада ФНЧ

Как видно из рисунка входной сигнал сначала умножается на 1/6, но так как и при реализации цифровых фильтров в ПЛИС удобнее иметь дело с целыми числами, то умножение на 1/6 необходимо свести к умножению на целое число. Для этого число 1/6 необходимо представить в виде дроби со знаменателем вида 2N, где N – натуральное число. В данном случае 1/6 ≈ 43/256. Таким образом, умножение отсчета сигнала на 1/6 сводится к умножению на 43 и делению на 256. Деление на 256 можно произвести путем числа на 8 разрядов вправо. Еще одной особенностью реализации фильтра в ПЛИС является то, что умножение на –1 осуществляется за счет того, что последующий сумматор делается вычитающим.

Остальные каскады ФНЧ реализуются аналогично, за исключением каскада четвертого порядка, в котором отсутствует входной умножитель, так как умножение на 1/4 сводится к сдвигу числа на 2 разряда вправо.

По результатам моделирования фильтр при восьмиразрядном входном сигнале требует для реализации следующие ресурсы ПЛИС:

128 триггеров;

248 вентилей.