- •Основы теории цифровых устройств и цифровые интегральные схемы
- •Содержание
- •1 Основы теории цифровых устройств…………………….…11
- •4 Цифровые интегральные микросхемы….…………….……63
- •22 Жидкокристаллические знакосинтезирующие
- •Сокращения и мнемонические обозначения
- •Предисловие
- •1 Основы теории цифровых устройств
- •1.1 Классификация
- •1.2 Система обозначений ис
- •1.3 Основные характеристики логических элементов
- •2 Арифметические оcновы цифровых устройств
- •2.1 Позиционная система счисления
- •Метод деления / умножения
- •Метод вычитания
- •2.3 Формы представления чисел в цифровых устройствах
- •Представление чисел с плавающей точкой
- •2.4 Двоичная арифметика
- •Сложение и вычитание двоично-десятичных чисел
- •2.5 Кодирование отрицательных чисел
- •2.6 Умножение и деление двоичных чисел
- •3 Логические основы цифровых устройств
- •3.2 Основные законы алгебры логики
- •3.3 Элементарные логические функции
- •3.4 Представление переключательных функций
- •3.5 Функционально полные системы переключательных
- •3.6 Минимизация переключательных функций
- •3.6.1 Минимизация логических функций методом Квайна
- •3.6.2 Минимизация логических функций с помощью карт Карно
- •4 Цифровые интегральные микросхемы
- •4.1 Базовый логический элемент ттл
- •4.2 Логические элементы или-не
- •4.3 Логические элементы с открытым коллектором и
- •4.4 Разветвление и объединение выходов и входов
- •4.5 Триггер Шмитта
- •4.6 Рекомендации по применению логических элементов ттл
- •5 Микросхемы ттл с транзисторами шоттки
- •5.1 Введение
- •5.2 Транзисторы с диодами Шоттки
- •5.3 Базовый логический элемент ис к533
- •5.4 Быстродействующие ттлш ис к530
- •5.5 Базовый логический элемент ис к1533
- •6 Цифровые микросхемы с кмоп-транзисторами
- •6.1 Общие сведения
- •6.2 Инвертор кмоп
- •А − упрощенная схема; б − полная схема с защитными и паразитными диодами
- •6.3 Буферный каскад
- •6.4 Основные характеристики инвертора
- •6.5 Тактируемый двунаправленный ключ
- •6.6 Логические элементы кмоп типа и-не, или-не
- •6.7 Разновидности простых лэ кмоп На основе базовых лэ спроектированы все микросхемы, входящие в состав серий кмоп: 561, к561, 564, 564в, к564, н564, кр1561, 1564.
- •6.8 Рекомендации по применению ис кмоп
- •7 Интегральные схемы эсл
- •7.1 Общие сведения
- •7.2 Базовый логический элемент ис к1500
- •7.3 Особенности применения эсл
- •8 Интегральные схемы на основе арсенида галия
- •8.1 Общие сведения
- •8.2 Базовый лэ сверхбыстродействующих ис к6500
- •8.3 Логические элементы, регистры, счетчики
- •9 Шифраторы
- •10 Дешифраторы
- •10.1 Линейные дешифраторы
- •10.2 Ступенчатые дешифраторы
- •Реализация функции
- •10.3 Дешифраторы-демультиплексоры ттл
- •11 Мультиплексоры
- •11.1 Назначение и принцип работы
- •11.2 Мультиплексоры ттл
- •11.3 Наращивание разрядности мультиплексоров
- •11.5 Синтез комбинационных схем на мультиплексорах
- •12 Арифметические устройства
- •12.1 Комбинационные двоичные сумматоры
- •13 Схемы сравнения цифровых кодов
- •13.1 Общие положения
- •13.2 Цифровые компараторы и их применение
- •Компаратора
- •14 Преобразователи кодов
- •14.2 Преобразователи кода для неполных матричных
- •15 Триггеры
- •15.1 Общие положения
- •15.2 Классификация триггеров
- •15.3 Триггерная ячейка r-s -типа
- •15.4 Асинхронные rs-триггеры на логических элементах и-не
- •15.5 Синхронные одноступенчатые триггеры
- •Микросхема к564 тм3
- •15.8 Счетные триггеры
- •Как самостоятельные изделия двухступенчатые синхронные триггеры не выпускаются, но они являются базой для построения счетных т-триггеров и универсальных jk - триггеров.
- •15.9 Универсальные jk-триггеры
- •А − jk − триггера; б − функциональное обозначение
- •16 Регистры
- •16.1 Параллельные регистры
- •16.2 Сдвигающие регистры
- •16.2.1 Последовательный регистр сдвига вправо
- •Регистра при сдвиге вправо
- •16.2.2 Реверсивный регистр
- •16.3 Кольцевые регистры-счетчики
- •16.3.1 Кольцевой регистр сдвига единицы
- •16.3.2 Кольцевой счетчик
- •17 Счетчики
- •17.1 Двоичные суммирующие счетчики с последовательным
- •17.3 Двоичные счетчики с параллельным переносом
- •17.4 Реверсивный двоичный счетчик
- •17.5 Десятичный счетчик
- •Счетчика
- •17.6 Типовые счетчики
- •17.6.2 Синхронные счетчики
- •17.6.3 Реверсивные счетчики
- •18 Программируемые делители
- •18.1 Программируемые делители с предварительной установкой
- •18.2 Программируемый делитель на к561ие15
- •19 Газоразрядные индикаторы
- •Напряжение зажигания, в…...............................170
- •20 Полупроводниковые индикаторы
- •20.1 Общие сведения
- •20.2 Управление единичными и шкальными индикаторами
- •А − ис155ид12; б − условное изображение
- •20.3 Одноразрядные знакосинтезирующие индикаторы
- •20.4 Полупроводниковые многоразрядные индикаторы
- •Индикаторов
- •20.4.1 Мультиплексная индикация
- •20.5 Матричные индикаторы
- •20.5.1 Управление матричными индикаторами Управление неполными матричными индикаторами
- •Управление матричными индикаторами
- •20.5.2 Блок формирования символов
- •21 Вакуумные люминцентные индикаторы
- •21.1 Введение
- •21.2 Одноразрядные вли
- •21.3 Многоразрядные индикаторы
- •Управление многоразрядными ивл
- •21.4 Шкальные индикаторы
- •21.5 Матричные индикаторы вли
- •22 Жидкокристаллические знакосинтезирующие индикаторы
- •22.1Общие сведения
- •22.2 Разновидности жки
- •Заключение
- •Библиографический список
- •Основы теории цифровых устройств и цифровые интегральные схемы
- •654007, Г. Новокузнецк, ул. Кирова, 42.
15.3 Триггерная ячейка r-s -типа
Простейшая триггерная ячйка представляет собой симметричную структуру из двух логических элементов ИЛИ-НЕ либо И-НЕ, охваченных положительной обратной связью. Схема симметричного триггера на логических элементах ИЛИ-НЕ, его условное обозначение и временные диаграммы работы приведены на рисунке 15.2.Чтобы понять работу триггера, обратимся к таблице истинности логического элемента ИЛИ-НЕ, приведенной в таблице 15.1. Из анализа таблицы можно заключить, что наличие лог.1 на одном из ее входов обязательно приводит к появлению лог.0 на выходе, независимо от уровней сигналов на других входах. Поэтому уровень лог.1 является активным для логической ячейки ИЛИ-НЕ. Уровень, обратный активному (лог.0), называется пассивным.
Рисунок 15.2 − Асинхронный RS-триггер на элементах ИЛИ-НЕ: а − логическая структура; б − условное изображение; в − временные диаграммы
Следовательно,
в пассивном состоянии (режим хранения
ранее полученной информации) на
управляющих входах S
и R
должен быть лог.0.
На одном из выходов триггера будет
лог.1,
а на противоположном – лог.0.
Одному из выходов триггера присваивают
наименование прямого
(в силу симметрии – любому) и обозначают
буквой Q
(ку), а другому – инверсного
и обозначают
(не ку). О содержании информации, записанной
в триггер, судят только по логическому
уровню на прямом выходе. Переключение
триггера из одного состояния в другое
происходит при поочередной подаче
управляющих сигналов на его входы. Если
при подаче на один из входов триггера
лог. 1
(на другом входе при этом присутствует
низкий уровень напряжения) на прямом
выходе Q триггера установится лог.
0, то этому
входу присваивается название R, а
противоположный вход называют S. Пусть
на выходе триггера Q, было единичное
напряжение (триггер включен) и на вход
R ячейки D1 подали лог.1.
Тогда на входе ячейки D1
действует логическая сумма сигналов R
и
причем R
=1
0 = 1. В результате входного воздействия
на выходе Q установится лог.0
(триггер выключен). Теперь на входах
ячейки D2 действует два логических нуля
(S
Q = 0
0 = 0) и на выходе
установится лог.1.
Новое состояние устойчивое, оно
сохраняется даже при снятии управляющего
сигнала R, т.к. R
= 0
1 = 1. Аналогичным образом происходит
переключение под действием сигнала S.
Триггер сохраняет предыдущее состояние
при подаче активного уровня R на ранее
выключенный триггер или сигнала S на
включенный триггер. При одновременной
подаче сигналов S = R = 1 на выходах ячеек
D1 и D2 установится уровень логического
нуля и после одновременного снятия этих
сигналов триггер по случайному закону
перейдет в состояние «включен» либо
«выключен», т.е. его состояние однозначно
не определено, что обозначается знаками:
н /о, Φ, ∞, *, X. Описание функционирования
RS-триггера можно представить в виде
полной таблицы переходов (таблица 15.2).
Исходное состояние указывается для
такта tn,
а выходная функция для такта tn+1.
Временные диаграммы переключения
RS-триггера
с учетом среднего времени задержки
распространения tЗ1
сигнала при передаче через логический
элемент приведены на рисунке 15.3.
Предположим, что в исходном состоянии
на прямом выходе Q
элемента D1
(рисунок 15.3) установлена лог.
1. Подадим
на вход R
короткий сигнал установки «нуля». При
достижении входным напряжением некоторого
порогового значения начинается спад
выходного напряжения на выходе D1.
По цепи обратной связи спадающее
напряжение с выхода Q
поступает на один из входов логической
ячейки D2,
на втором входе которой S
= 0. В определенный момент начинается
запирание ячейки D2,
через tЗ1
оно заканчивается; формируется фронт
выходного импульса
.
На входе R
управляющий сигнал должен удерживаться
до окончания переходных процессов,
следовательно, его минимальная
длительность должна быть: TRMIN
≥ 2tЗ1.
В силу симметрии схемы по отношению к
сигналу S
установки триггера в единичное состоянии
можно заключить, что: TSMIN
≥ 2tЗ1.
Отсюда следует вывод: минимальный период
переключения триггера будет:
TMIN
= TRMIN
+ TSMIN
≥ 4tЗ1.
Этим результатом следует руководствоваться
при практическом использовании
асинхронных RS-триггеров.
Приведенную выше таблицу функционирования
триггера можно записать в минимизированной
форме (таблица 15.3.). Из таблицы 15.1 видно,
что при наборе R
= S
= 0 триггер сохраняет свое прежнее
состояние. Набор R
= 1, S
= 0 переводит триггер в нулевое состояние,
набор R
= 0, S
= 1 устанавливает на прямом выходе лог.1.
Комбинация S
= R
= 1 является условно запрещенной, т.к.
приводит в итоге к неопределенному
результату.
Определим
характеристическое уравнение, определяющее
функционирование R-S
триггера. Для этого воспользуемся
таблицей 15.2 и картой Карно для трех
переменных. На рисунке 15.4, а
приведена эталонная карта Карно, а на
рисунке 15.4, б
карта с нанесенными наборами нулей и
единиц из таблицы 15.2.
Таблица 15.1
a |
b |
|
0 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
a |
b |
|
0 |
0 |
1 |
0 |
1 |
1 |
1 |
0 |
1 |
Таблица 15.2
Набор |
tn |
tn+1 |
||
Rn |
Sn |
Qn |
Qn+1 |
|
0 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
2 |
0 |
1 |
0 |
1 |
3 |
1 |
1 |
0 |
X |
4 |
0 |
0 |
1 |
1 |
5 |
1 |
0 |
1 |
0 |
6 |
0 |
1 |
1 |
1 |
Из
таблицы видно, что имеется всего лишь
три набора (2, 4, 6), на которых Qn+1
принимает единичное значение. На карте
получилось два контура, которые дают
выражение, описывающее функционирование
RS-триггера:
Qn+1
= Sn
Qn.
Наличие запрещенной комбинации Sn
= Rn
= 1 требует, чтобы произведение Rn
Sn
всегда было равно 0.
Рисунок
15.3
Временные диаграммы работы
RS-триггера с учетом задержки распространения
Таблица 15.3
-
tn
tn+1
Набор
Rn
Sn
Qn
Qn+1
0
0
0
Qn
Qn
1
1
0
Qn
0
2
0
1
Qn
1
3
1
1
Qn
X
Рисунок 15.4 – Карты Карно RS-триггера:
а − эталонная; б − для Qn+1
