53. Принципи роботи системного інтерфейсу isa (8 біт).

Системна шина IBM PC (8-розрядна ISA)

Системна шина ISA (8-розрядна) являє собою розширення шини мікропроцесора Intel 8088. Вона демультиплексована, її можливості розширені шляхом додаткових керуючих сигналів для прямого доступу в пам’ять, обробки переривань та інших функцій. Елементна база сумісна з транзисторно-транзисторною логікою (ТТЛ), всі сигнали мають активний високий рівень за виключенням випадків, що обумовлені окремо.

Призначення ліній магістралі

Розглянемо призначення ліній.

А0–А19 (Address0–Address19)

Це 20 ліній адрес пам'яті та портів вводу-виводу. А0 – молодший значущий розряд, А19 – СЗР. Сигнали формуються або процесором, або контролером ПДП.

D0–D7 (Data0–Data7)

Двохстороння шина даних. D0 – молодший розряд, D7 – старший розряд. Перед початком запису інформації у пам'ять чи в порт ВВ (сигнали: MEMW, IOW ) мікропроцесор видає інформацію на ці лінії. У випадку вводу даних із шини, порт вводу-виводу (ВВ) або пам'ять повинні направляти інформацію перед початком фронту сигналу читання з пам'яті або порту ВВ (сигнали: MEMR , IOR ).

MEMR (Memory Read – читання з пам”яті), MEMW (Memory Write – запис до пам”яті) , IOR ( I /O Read – читання пристрою вводу/виводу), IOW ( I /O Write – запис у пристрій вводу/виводу) .

Ці сигнали з активним низьким рівнем керують операціями читання та запису. Вони можуть видаватися процесором або контролером ПДП.

ALE (Address Latch Enable – дозвіл регістру адрес).

Указує на початок шинного циклу, який ініціюється процесором Intel 8088. Коли цей сигнал активний, по системній шині даних не буде передаватися адресна інформація.

AEN (Address Enable – дозвіл адрес).

Цей сигнал видається контролером прямого доступу до пам”яті (ПДП) і вказує та те, що йде виконання циклу прямого доступу до пам'яті. Зазвичай слугує для блокування логіки декодування портів вводу-виводу під час циклу ПДП. Це необхідно для того, щоб адрес прямого доступу в пам'ять не був використаний в якості порта ВВ. Така ситуація виникає внаслідок невизначеності станів ліній IOR та IOW під час циклу ПДП.

OSC ( Oscillator – сигнал задаючого генератору), CLOCK

OSC – ВЧ системний синхросигнал із періодом повторення 70 нсек (частота 14,31818 МГц) та коефіцієнтом заповнення 0,5. Частота сигналу CLOCK рівна одній третині частоти задаючого генератору (4,77 МГц). Вона є робочою частотою мікропроцесора Intel 8088.

IRQ2–IRQ7 ( Interrupt Request – запити на переривання).

Пристрої вводу-виводу використовують шість ліній для генерації запитів на переривання. Найбільший пріоритет має IRQ2, найменший – IRQ7. Запит на переривання ініціюється встановленням високого логічного рівня на відповідній лінії IRQ та підтримки до підтвердження процесором його прийому. Оскільки сигнал підтвердження переривання не видається на системну магістраль, підтвердження зазвичай поступає по одній з ліній порта вводу-виводу.

I/O CH RDY ( Input / Output Channel Ready – готовність каналу вводу-виводу).

Цей вхідний сигнал використовується для ініціації періодів очікування, за допомогою яких збільшується тривалість шинних циклів мікропроцесора при роботі з повільними зовнішніми пристроями.

I/O CH CK (I/O Channel Check – перевірка каналу вводу-виводу).

Сигнал служить для передачі повідомлення процесору про те, що в даних з пам'яті або порта ВВ присутня помилка.

RESET DRV (Reset Driver – скидання пристрою).

Для скидання чи установки в початковий стан системної логіки або при увімкненні живлення, або у випадку виходу одного з рівнів напруги за допустимі межі. Синхронізується фронтом сигналу OSC.

DRQ1–DRQ3 ( Direct Memory Access Request – запит прямого доступу до пам'яті).

Для запиту доступу до асинхронних каналів зв'язку, які використовуються периферійними пристроями щоб отримати прямий доступ до пам'яті.

DACK0–DACK3 ( DMA Acknowledge – підтвердження запиту ПДП).

Використовуються для підтвердження прийому сигналів запиту ПДП та для регенерації пам'яті.

T/C (Terminal Count – закінчення підрахунку).

По цій лінії видається імпульс, коли досягається кінець блоку даних, що передаються по каналу ПДП.

Вигляд зовнішньої плати в стандарті ISA ( 8 біт ) та системного роз'єму приведено на рисунку 4.1.

Вигляд зовнішньої плати та системного роз’єму в стандарті ISA (8 біт).

Часові діаграми роботи шини із зовнішніми пристроями

Для створення довільного інтерфейсу із системою необхідно забезпечити сумісність часового розподілу його роботи з аналогічними параметрами системної шини. Розглядати логіку роботи шини ISA будемо з точки зору під”єднання зовнішніх пристроїв.

Шинний цикл, як правило, складається з чотирьох робочих періодів (T) та одного додаткового циклу очікування (Tw). Шинний цикл може бути додатково збільшений шляхом регулювання тривалості сигналу IO CH RDY на системній шині. Зверніть увагу на пасивний стан ліній А16–А19 адресної шини під час роботи з портами вводу-виводу.

Шинний цикл читання ВВ (Рис. 4.2) ініціюється кожного разу, коли мікропроцесор видає команду IN. Під час періоду Т1 в активний стан переключається лінія сигналу ALE, спад якої вказує на дійсну адресу порта ВВ (лінії А0–А15). В період Т2 в активний стан переводиться сигнал IOR , що вказує порту ВВ на необхідність видачі даних. На початку Т4 процесор зчитує дані, після чого переводить у неактивний стан IOR.

Рис. 4.2. Шинний цикл читання портів вводу-виводу

Шинний цикл запису ВВ (Рис. 4.3.) ініціюється кожного разу, коли мікропроцесор видає команду OUT для передачі інформації у зовнішній пристрій.