- •1.Процессоры. Иерархия языков вт
- •Иерархия языков вт
- •2.Алу для сложения чисел с фиксир (,)
- •3.Алу для * чисел с фикс(,)_методы ускор *.
- •4.Алу для деления чисел с фиксир(,)
- •5.Устройтсво для выполнения лог.Опер.Особеннсти арифм с плавающей (,)
- •6.Многофункциональное алу
- •7.Управляющие автоматы с жесткой логикой
- •8.Управл автоматы с мпу
- •9.Требования к кодам команди способы кодирования.
- •11.Шинные формирователи и рег-ры. Орг см 580 серии
- •Организация см процессора
- •12.Организация модулей пзу
- •13.Организация модулей статического озу.
- •16-Ти разрядные модули памяти
- •14.Организация динамических модулей дозу
- •15.Покдл модулей дозу к см(прозр рег).Способы регенерации
- •16.Синхр способ продкл ву к см
- •17.Асинхр способ продкл ву к см
- •18.Организация кэш памяти.
- •19.Организация виртуальной памяти.
- •20.Общие полож.Risc-проц.Берклинская арх.
- •21.Старнфордсая структура
- •22.Машины упр потоками данных(df-машины)
- •23.Pentium
- •24.Pentium II,Pentium Pro
- •25.Pentuim VI
- •27.М/о ч/з ппи.
- •28.Усапп
- •29.Контролер пдп.
- •30.Прогр контр прерываний.
- •31.Таймер
- •32.Орг эвм типа ibm pc at
- •33,Однокристальн эвм
- •34.Протокол обмена подкл озу/пзу mcs-51
- •35.ATmega 32
- •36.Классификация оэвм по табл
- •35.Вс классификация по Флинну
- •38.Производительность эвм и сетей.
- •38.Типовые структуры вс
- •40.Архитектура Сммр,Сvмр,См.
- •41.Сm структура.
- •42. Понятие интерфейса. Виды арбитража
- •43.Арбитраж по последовательному опросу.
- •44. Контроллер прерываний по последовательному опросу
- •45.Арбитраж по || опросу.
- •46.Синхронизация информации в интерф.
16.Синхр способ продкл ву к см
Практически все ВУ содерж свой лок проц (обычно менее мощный чем ЦП)
При синхр способе предполагается что ВУ всегда готово к обмену инф (обычно тогда, когда быстродейств ВУ>= быстродейств ЦП). ЦП выставляет на ША адрес ВУ (возбуждается сигнал CS0 с выхода ДШ и в прогр доступный RG1 записывает с ШД код ком-ды предназначенной для ВУ.Если ШД многоразр или состоит из нескольких байтов || RG1 ставится еще RG, логика упр таж е самая). ВУ периодически обращается по адресу СSO* и ч/з ШФ2 считывает содерж RG1, получив код ком-ды ВУ выполн ее (делает какую-то последов дейтствий (подпрогр)) и обращаясь по адр CS1* записывает в RG2 рез-тат. ЦП после записи ком-ды в RG1 выдерж паузу (дает время на выполн ком-ды ВУ) затем обр по адр CS1 и ч/з
ШФ1 считывает из RG2 результат.
Синхр способ обмена приводит к тому что ЦП может считать из RG2 неправильные данные( если ВУ не успело поместить рез-т) что приводит к потере производ ЦП из-за тог что дается избыточная пауза на ожидание рез-та ВУ. RG+ШФ=Порт
17.Асинхр способ продкл ву к см
При асинхр способе обмена ЦП записывает в RG1 код команды для ВУ, ЦПВУ периодически обращаясь к RG1 ч/з ШФ2 считывает код ком после чего обращаясь по адр CS2* записывает в RG2 ССВУ которым сообщает ЦП что приступило к выполнению команды и рез-тат еще не готов, после окончания выполн-я ком-ды ЦПВУ обращаясь по адр CS1* запис рез-т в RG2 а после этого обращ по адр CS2* и перезаписывает в RG3 ССВУ (сейчас это слово сообщ что рез-т в RG2). ЦП периодически обращается по адр CS2 и ч/з ШФ3 считывает ССВУ, получив код что рез-т готов,ЦП обр по адр CS1 и ч/з ШФ1 считывает рез-т из RG2.
18.Организация кэш памяти.
Увеличение объема памяти приводит к уменьш быстродейств9 время на дешифрацию) .Кроме этого обращение в внешн памяти (выход за пределы кристалла) снижает быстр примерно на порядок по сравн с быстр внутри кристалла (СРU≈2 ГГц, обращение к памяти 125-133 МГц). Подавляющее большинство программ носит циклический характер.
КЭШ память предназначена для хранения последних наиболее часто встречающихся команд. КЭШ-память располагается или внутри кристалла проц или максимально близко к нему и время обр к КЭШ-памяти не порядок быстрее чем к глобальному ДОЗУ.
|
Копия в КЭШ |
Инф | |
В КЭШ |
В гл ДОЗУ | ||
Чтение |
Есть Нет |
Чтение Запись+след слово |
- Чтение |
Запись |
Есть Нет |
-(обновл) - |
Запись Запись |
Ао-выбир байтв 16-ти разр слове
А1-выбир какое 16-ти разр слово берем
Пусть КЭШ-память имеет структуру 256 слов на 87 разрядов. Младш часть адреса L (разряды с А2 по А9) возбуждает одну из 87-разр ячеек КЭШ-памяти (8 разр указыв адр одной из 256 ячеек). Старш часть адр m наз-ся тегом и сопровождает данные записываясь в один из банков КЭШ-памяти. Проц обращаясь к памяти выставляет на ША адр , младшая часть адр возбуждает обну из 256 ячеек КЭШ-памяти, старшая часть адр сравнивается с тэгами записанными в 1 и 2 блоках КЭШ-памяти если m≠Tэги это значит копии в КЭШ памяти нет и необх обращаться к глод ДОЗУ (Hit=1),
если m=Теги это означает что такой адрес уже выставлялся и инф нах-ся в КЭШ-памяти (Hit=0) и сигнал А1 ч/з мультиплексор S вы-дает на ШД 16-ти разр данные одного из банков КЭШ-памяти. V-признак истинности инф,по сбросу сбрасывается в 0 при созд копии в КЭШ устанавл в 1. S-признак старости или выборки банка.