Интерфейс кпдп с системной шиной данных

Интерфейс КПДП с системной шиной данных D_7-0 осуществляется через стандартный двунаправленный тристабильный буфер. При программировании процессор загружает через него байты в любой из 8-битных внутренних регистров, кроме регистра состояния, а при необходимости, например для контроля, считывает содержимое любого регистра, кроме регистра режима. Эти операции выполняются командами вывода OUT или ввода IN, вторым байтом которых адресуется целевой регистр, а при использовании ввода-вывода, отображенного на память, могут выполняться любыми командами с обращением к памяти.

Когда контроллер получает управление системной шиной, в начале цикла ПДП он выводит на линии D_7-0 старшие 8 бит A_15-8 адреса памяти из старшей половины регистра адреса работающего канала ПДП. Это действие идентифицируется Н - активным стробом адреса ADSTB, который должен загрузить байт с шины данных во внешний регистр-защелку, например в многорежимный буферный регистр К589ИР12. Выходы этого регистра подключаются к линиям A_15-8 шины адреса.

Логическая схема управления считыванием и записью при программировании контроллера или при считывании содержимого внутреннего регистра (контроллер является ведомым) воспринимает входные сигналы I/OW или I/OR, дешифрует код на младших линиях адреса А_3-0 и выполняет следующие действия: если сигнал I/OW = 0, байт с шины данных загружается в адресуемый кодом А_3-0 регистр; если сигнал I/OR = 0, содержимое адресуемого регистра передается на шину данных. Когда же контроллер управляет системной шиной, т. е. является ведущим, эта же схема генерирует пары сигналов I/OR—MEMW при передаче данных в основную память и I/OW—MEMR при передаче данных в противоположном направлении. Пример схемы СУС КПДП показан на рис.

Рисунок - Схема ПДП при вводе данных в память

Имеются, но не показаны средства для синхронных, асинхронных прерываний программно управляемого обмена для подготовительных, заключительных операций - включение мотора, задание начального адреса в памяти, проверка готовности, исправности, поиска дорожки и т.д.

Форматы регистров режима и состояния КР580 ВТ57

Форматы регистров режима и состояния контроллера доказаны на рис. Регистр режима, определяющий общие функции контроллера, программируется после загрузки регистра адреса и счетчика канала ПДП. Он сбрасывается сигналом RESET, что приводит к запрещению использования всех каналов ПДП и предотвращает конфликты на шине при включении питания. Рекомендуется не разрешать работу канала ПДП до загрузки в его регистры исходных данных, чтобы случайные запросы ПДП не исказили содержимого основной памяти.

Рисунок - Формат регистров режима и состояния

Четыре младших бита EN_3-0 определяют состояние соответствующих каналов ПДП. Если ENi = 0, т.е. i-й канал запрещен, контроллер не реагирует на запрос DRQ_i; когда же EN_i = 1, т.е. i-й канал разрешен, контроллер удовлетворяет запрос DRQ_i.

Бит RP определяет фиксированный приоритет запросов ПДП (RP = 0) или циклический приоритет (RP = 1).

При установке бита EW расширенной (удлиненной) записи несколько увеличивается продолжительность сигналов MEMW и I/OW, генерируемых контроллером. Это позволяет не вводить дополнительного состояния ожидания через сигнал готовности READY и несколько увеличивает скорость передачи данных.

Если установлен бит TCS разрешения останова при окончании передач ПДП, после формирования сигнала ТС соответствующий канал ПДП запрещается, т. е. его бит EN сбрасывается. Дальнейшие передачи в этом канале возможны только после повторной загрузки регистра режима контроллера. Когда же TCS = 0, появление сигнала ТС не влияет на состояние канала ПДП и закончить операции ПДП должно периферийное устройство.

Бит AL автозагрузки позволяет использовать канал К₂ для повторных передач предыдущего блока данных или сцепленных блоков данных без программного вмешательства между передачами блоков. Для этого регистры К₂ инициализируются обычным образом, а в регистры Кз загружаются параметры повторной инициализации К_2. После завершения в Кг передачи первого блока данных, о чем сигнализирует ТС = 1, в цикле модификации (обновления) параметры из регистров Кз загружаются в регистры К_2. При этом состояние бита TCS (если AL = 1) не влияет на работу К_2. Когда AL=1, при программировании К₂ его начальные параметры автоматически дублируются в регистрах Кз, что обеспечивает повторяющиеся передачи одного и того же блока данных. Такое повторение удобно при использовании КПДП для регенерации видеодисплея. Но в регистры Кз после загрузки регистров К₂ допускается загружать другие значения параметров.

Восьмибитный регистр состояния содержит четыре бита ТС, отражающих состояния окончания счета соответствующих каналов ПДП, и бит UF флажка модификации. Биты ТС устанавливаются одновременно с выдачей сигнала ТС соответствующих каналов и сбрасываются сигналом

RESET или при считывании содержимого регистра состояния в процессор. Флажок UF устанавливается, когда в режиме автозагрузки параметры Кз передаются в регистры К₂, и не сбрасывается при считывании состояния. Его можно перевести в нулевое состояние посредством сигнала RESET или аннулирования режима автозагрузки. Кроме того, флажок автоматически сбрасывается после передачи первого блока вслед за модификацией регистров К_2. Контролируя состояние UF, процессор определяет момент завершения повторной инициализации Кг и, следовательно, возможность безопасной загрузки параметров нового блока данных.

Программирование КПДП осуществляется командами OUT или любыми командами запоминания байта при использовании ввода-вывода, отображенного на память. При этом сигналы на линиях А_3-0 определяют адрес целевого внутреннего регистра, а сигналы на линиях A_15-4 после дешифрации используются для формирования сигнала CS. Собственно запись в целевой регистр выполняется сигналом I/OW. Выбор регистров контроллера определяется табл.

Таблица

Рисунок - Диаграмма состояний контроллера

Бит А₃ определяет обращение к канальным регистрам (А₃ = 0) или к регистрам режима и состояния (А₃ = 1). При выборе канального регистра бит А_о идентифицирует регистр адреса (А_о=0) или счетчик (А_о = 1). Оставшиеся входные линии адреса A₂,i определяют один из четырех каналов.

Для загрузки и считывания содержимого каждого из 16-битных регистров необходимы две команды. В контроллере предусмотрен специальный триггер F/L (первый/второй, или младший/старший), состояние которого определяет старшую или младшую половину выбранного канального регистра. Триггер F/L сбрасывается при действии сигнала RESET и при загрузке регистра режима КПДП. Для обеспечения правильной инициализации команды обращения к канальным регистрам должны быть парными и первая из них должна обращаться к младшей половине регистра. Нельзя формировать CS=0 при активном уровне сигналов I/OW или I/OR, так как это вызовет ошибочный переход триггера F/L. В системе с возможными прерываниями при программировании КПДП или считывании содержимого его регистров прерывания следует запрещать.

Контроллер имеет семь внутренних состояний, связи между которыми показаны на рис. В холостом состоянии S1 он не выполняет операций ПДП. Цикл ПДП начи- нается с установки Н-уровня на любой из линий DRQ запроса ПДП. Контроллер переходит в состояние So, формирует сигнал запроса HRQ в процессор и ожидает сигнала подтверждения HLDA. В этом состоянии продолжается опрос линий DRQ с учетом их приоритетов. При получении сигнала HLDA от процессора контроллер выдает сигнал подтверждения DACK в запрашивающее устройство с наивысшим приоритетом и переходит в состояние S₁. Н-уровень на линии DRQ должен сохраняться до получения сигнала DACK, когда передается один байт, или до выполнения условия DACK = 0 и ТС=1, свидетельствующего о передаче блока данных в пакетном режиме. Каждый цикл ПДП состоит минимум из четырех состояний (S₁S₂S₃S₄). Если быстродействие основной или внешней памяти недостаточно для передачи во временном интервале, определяемом сигналами синхронизации, с помощью L-уровня на входе готовности READY между состояниями S₃ и S₄ вводится необходимое число состояний ожидания Sw. В режиме проверки (VERIFY) сигнал READY не используется.

При передаче данных в основную память выходной сигнал I/OR генерируется в начале состояния S₂, а сигнал MEMW — в начале состояния S₃. При передаче данных из основной памяти в начале состояния S₂ генерируется сигнал MEMR, а сигнал I/OW — в начале состояния S₃. Указанные последовательности формирования управляющих сигналов обеспечивают правильную передачу данных. Сигнал расширенной записи I/OW или M.EMW формируется в состоянии S_2. Управляющие сигналы записи и считывания при работе канала ПДП в режиме проверки не генерируются.

КОНТРОЛЬНЫЕ ВОПРОСЫ

1. Что понимается под архитектурой ввода-вывода?

2. Каковы достоинства и недостатки изолированного ввода-вывода и ввода-вывода, отображенного на память?

3. Каким образом в системе с вводом-выводом, отображенным на память, можно упростить дешифраторы адреса регистров периферийных устройств?

4. Какие режимы ввода-вывода используются в мини- и микро-ЭВМ? Сравнить их по быстродействию и дополнительным аппаратным и программным средствам.

5. В чем главное отличие маскируемых и немаскируемых прерываний?

6. Можно ли использовать команду повторного старта RST в прикладных программах? Рассмотреть особенности ее выполнения и отличия от команды CALL.