Руководство пользователя по сигнальным процессорам Sharc

Многопроцессорная система 7

4. Прямая запись завершается после начала программы обработки прерывания.

Для предотвращения появления такой ситуации ведущий перед записью в регистр VIRPT ведомого должен удостовериться, что все прямые записи завершены. Это может быть выполнено путем опроса бита DWPD (в регистре SYSTAT) ведомого после выполнения прямой записи. Запись в VIRPT следует производить после того, как бит DWPD будет равен нулю.

7.8. Биты состояния в регистре SYSTAT

Регистр SYSTAT обеспечивает информацию о состоянии, прежде всего для многопроцессорной системы. В табл. 7.4 показаны биты состояния в этом регистре.

Таблица 7.4. Биты состояния в регистре SYSTAT

261

7 Многопроцессорная система

01 = 1 й этап всех режимов упаковки и распаковки

10 = 2&й этап упаковки/распаковки 16→48 или 32→48 бит

Рис. 7.9. Биты состояния в регистре SYSTAT

262

Хост-интерфейс 8

8.1. Обзор

Хост интерфейс ADSP 2106х обеспечивает простое подсоединение стандартных микропроцессорных шин – как 16, так и 32 разрядных, предъявляя незначительные дополнительные требования к аппаратной части. ADSP 2106х поддерживает синхронную и асинхронную передачу данных, позволяя хост процессору использовать различные тактовые частоты. Асинхронная передача обеспечивается на скорости вплоть до полной тактовой частоты процессора. Хост процессор осуществляет обращения к ADSP 2106х через его внешний порт по внешней шине (DATA47 0 и ADDR31 0). Память хост интерфейса отображается в объединенное адресное пространство ADSP 2106х. На рис. 8.1 представлена блок схема внешнего порта, устройства ввода вывода (IOP) и буферов FIFO данных, которая иллюстрирует расположенные на кристалле пути следования данных для передач, управляемых хост процессором. Для передачи кода и данных хост процессор может использовать четыре канала DMA внешнего порта, что уменьшает программные затраты.

Хост процессор запрашивает внешнюю шину ADSP 2106х и управляет ею с помощью сигналов «запрос шины хост процессором» (, Host Bus Request),

«предоставление шины хост процессору» (, Host Bus Grant), и «готов»

(REDY). Получив управление шиной, хост процессор может осуществлять прямые чтение и запись во внутреннюю память ADSP 2106х. Он также может производить чтение и запись любого из регистров IOP ADSP 2106x, включая буферы FIFO EPBx. Хост процессор использует один из регистров IOP (например, SYSCON или SYSTAT) для управления и конфигурирования ADSP 2106х и настройки DMA. Передачи по DMA, будучи установлены хост процессором (или ядром процессора ADSP 2106х), управляются встроенным контроллером DMA АDSP 2106х. В многопроцессорной системе хост процессор может обращаться к внутренней памяти и регистрам IOP каждого ADSP 2106х. Векторные прерывания обеспечивают эффективное выполнение команд хост процессора.

Любой хост микропроцессор со стандартным интерфейсом памяти может легко подсоединяться через буферы к шине ADSP 2106х. Управляя шинами адреса и

263

8 Хост-интерфейс

данных, сигналами управления памятью то есть чтением, записью и выбором кристалла – хост процессор может обращаться к любому устройству на шине ADSP 2106х, как если бы это устройство было просто памятью. Разрядность шины данных хост процессора может быть 16 или 32 бита, управляемый им адрес может иметь 8 или 32 бита. Любой из ADSP 2106х на шине может быть

адреса, отображаемого в памяти. Хост процессору доступны все внутренние регистры и средства устройства ввода/вывода ADSP 2106х, такие как регистры управления DMA. Сигнал подтверждения передачи управления шиной хост процессору, REDY, обеспечивает индикацию окончания каждой передачи.

В табл. 8.1 определены сигналы ADSP 2106х, используемые интерфейсом хост процессора.

264

Хост-интерфейс 8

переводит линии адреса, данных, выбора кристалла и строба в состояние с высоким сопротивлением. В многопроцессорной системе имеет наивысший приоритет над всеми запросами шины процессором ().

I/O Предоставление шины хост&процессору (Host Bus Grant). Подтверждает запрос шины , показывая, что хост процессор может принять на себя управление внешней шиной. ADSP 2106х выставляет (низкий уровень), пока не будет освобожден. В

многопроцессорной системе является выходным сигналом ведущего ADSP 2106х и отслеживается всеми остальными процессорами.

I/A Выбор кристалла (Chip Select). Выставляется хост процессором для

выбора ADSP 2106x.

REDY (o/d) O Подтверждение перехода управления шиной хост&процессору (Host Bus Acknowledge). ADSP 2106х сбрасывает REDY (низкий уровень), чтобы добавить состояния ожидания при асинхронных обращениях к своей внутренней памяти или регистрам IOP со стороны хост процессора. По умолчанию используется выход с открытым стоком (o/d); состояние активного управляющего выхода (a/d) программируется битом ADREDY

в регистре SYSCON. Если выставлены входные сигналы и , то REDY будет только выходным сигналом.

I/S Перевод шины в третье состояние (Suspend Bus Tristate). Внешние

устройства могут выставлять сигнал (активный уровень —

низкий) для перевода внешних шин адреса и данных, линий сигналов выбора и строба в состояние с высоким сопротивлением на время следующего цикла. Если ADSP 2106х попытается обратиться к внешней

памяти в то время, как установлен , процессор остановится и операция доступа к памяти не будет завершена, пока не будет сброшен . должен использоваться только для восстановления после

ошибок PAGE или взаимных блокировок хост процессора и ADSP 2106х. Обозначения: I=вход, S=синхронный, Р=питание, (o/d)=с открытым стоком (open drain), O=выход, А=асинхронный, G=земля, (a/d)=активный управляющий (active drive)

Таблица 8.1. Сигналы хост-интерфейса

265

8 Хост-интерфейс

Ниже определяются термины, часто использующиеся в этой главе:

266

Хост-интерфейс 8

8.2. Управление ADSP-2106х хост-процессором

Сигналы и позволяют хост процессору получать контроль над

ADSP 2106х и его внешней шиной. Получив управление шиной ADSP 2106x, хост процессор может передавать данные как синхронно, так и асинхронно; чаще используется асинхронная передача. При синхронной передаче шина хост процессора может быть 16 , 32 или 48 разрядной, при асинхронной – только 16 или 32 разрядной.

Данные, записываемые в ADSP 2106х и считываемые из него, могут упаковываться или распаковываться в слова различной разрядности. Когда

267

8 Хост-интерфейс

разрядность шины хост процессора равна 16 битам, данные могут быть упакованы в 32 или 48 разрядные слова. Когда разрядность шины хост процессора равна 32 битам, данные могут быть упакованы в 48 разрядные слова. Для управлениями режимами упаковки и распаковки данных используются биты режима упаковки при передаче хост процессора (HPM, Host Packing Mode) в регистре SYSCON.

8.2.1. Получение управления шиной

Чтобы получить доступ к ADSP 2106х, хост процессор должен сначала выставить – сигнал запроса шины хост процессором. имеет

приоритет над всеми запросами шины в многопроцессорной системе , и его

установка послужит сигналом ведущему ADSP 2106х передать управление шиной хост процессору сразу по окончании текущего цикла шины.

Сигналом, показывающим, что происходит передача управления шиной, является (активный уровень – низкий), выставляемый ведущим

процессором сразу по завершении текущей операции шины. Цикл, в котором передается управление шиной, называется циклом перехода шины хост процессору (HTC, Host Transition Cycle).

На рис. 8.2 показаны временные диаграммы получения управления шиной хост процессором. HBG выставляется во время цикла передачи управления шиной (BTC, Bus Transition Cycle) и остается выставленным, пока хост процессор не сбросит (цикл передачи шины BTC, показанный на рис.8.2, аналогичен циклу BTC между двумя SHARC в многопроцессорной системе, см. главу 7 Многопроцессорная система). запрещает арбитраж шины ADSP 2106х в многопроцессорной системе на время, в течение которого хост процессор управляет шиной ( должен также использоваться для разрешения работы сигнальных буферов хост процессора, как показано на рис. 8.8 в конце этой главы). Пока выставлен , ADSP 2106х в многопроцессорной системе будут

продолжать выставлять и сбрасывать свои линии , как и в нормальном режиме работы, но циклы передачи шины осуществляться не будут. Ведущий ADSP 2106х будет поддерживать сигналы на своих линиях выставленными в течение всего времени, пока шиной управляет хост процессор.

Получив управление шиной, хост процессор может выбрать синхронный или асинхронный обмен данными с ADSP 2106х. Чтобы инициировать асинхронные

268

Хост-интерфейс 8

Рис. 8.2. Временные диаграммы арбитража шины

передачи, хост процессор устанавливает сигнал (активный уровень – низкий) того ADSP 2106х, к которому будет обращаться и осуществлять чтение или запись. Если не выставлен, игнорируется. Чтобы инициировать синхронные передачи, хост процессор, поддерживая сброшенными (высокий уровень) сигналы всех ADSP 2106х, производит чтение или запись в

пространство памяти многопроцессорной системы ADSP 2106х (точно также, как один ADSP 2106х считывает или записывает в другой ADSP 2106х).

В течение цикла HTC, в котором хост процессор получает управление шиной, он отвечает за управление следующими сигналами: ADDR31 0, , , и PAGE (см. рис. 8.3). Этими сигналами хост процессор должен управлять все время, пока владеет шиной. Кроме того, линиями , ADRCLK, и

необходимо управлять или они могут быть «подтянуты к питанию»

или «к земле» с помощью соответствующих резисторов – ведущий ADSP 2106х переводит эти линии в третье состояние выхода, чтобы предоставить хост процессору возможность их использования.

Во избежание временной потери управления шиной во время операций чтение модификация запись хост процессор должен гарантировать, что не будет

269

8 Хост-интерфейс

сброшен. должен оставаться выставленным до тех пор, пока хост процессор не завершит последнюю передачу данных.

На получение управления шиной хост процессором налагаются следующие ограничения:

♦Если выставляется во время сброса ADSP 2106х, последний не ответит

выставлением до завершения сброса и синхронизации многопроцессорной системы.

♦ не должен сбрасываться во время передач хост процессора.

♦Если устанавливается после , ADSP 2106х может перейти в режим ведомого и приостановить любое незавершенное обращение к внешней шине (подробнее см. подраздел «Устранение взаимных блокировок» раздела «Интерфейс системной шины» этой главы).

♦Если хост процессору необходимо выполнять и синхронную, и асинхронную передачи в течение одного сеанса предоставления шины, то он должен обеспечить, по крайней мере, один пустой цикл между завершением последнего обращения и переключением .

♦В системах с одним ADSP 2106x (с ID2 0 = 000) синхронные передачи могут не использоваться.

Как только хост процессор завершил выполнение своих задач, он может оставить управление шиной, сбросив . Ведущий ADSP 2106х ответит

сбросом . В следующем цикле ведущий снова возьмет на себя управление шиной и возобновит нормальный арбитраж шины в многопроцессорной системе. Хост процессор не должен сбрасывать , пока не завершит свой последний обмен данными с ADSP 2106х.

8.2.2. Асинхронные передачи

Для того, чтобы инициировать асинхронную передачу после получения управления внешней шиной ADSP 2106х, хост процессор должен выставить сигнал на выводе

того ADSP 2106х, к которому он будет обращаться. Это сообщает ADSP 2106х,

что он будет пересылать данные асинхронно с хост процессором. После этого хост процессор должен задать адреса ячейки памяти или регистра IOP, к которым он осуществляет обращение. С целью уменьшения аппаратных требований к логическим схемам своего внешнего интерфейса подключаемое устройство должно управлять только теми адресными битами, которые указаны в табл. 8.2

270