Руководство пользователя по сигнальным процессорам Sharc

DMA 6

После того как каждое слово данных передается во внутреннюю память или из нее, контроллер DMA добавляет значение модификации к содержимому индексного регистра, чтобы сгенерировать адрес для следующей передачи по DMA. Значение модификации прибавляется к содержимому индексного регистра и новое значение записывается назад в индексный регистр. Модификатор в регистре IM является знаковым целым числом, что позволяет осуществлять инкремент и декремент адреса. Заметим, что если индексный регистр модифицируется, когда он содержит максимальное 17 разрядное значение (т. е. за границу адресного пространства внутренней памяти), то его значение циклически сдвигается к нулю (смещение на 0х0002 0000). Значение модификации для каналов DMA 0 3 в ADSP 21061 зафиксировано в 1, поскольку этот процессор не имеет регистров IM0 3.

Каждый канал DMA имеет регистр счетчика (Сх). Он должен инициализироваться количеством слов, которые должны быть переданы. Содержимое регистра счетчика уменьшается после каждой передачи по DMA данного канала. Когда значение счетчика достигает нуля, генерируется прерывание.

Предупреждение: Если регистр счетчика инициализируется нулем, то передачи по DMA на данном канале не блокируются и будет выполнено 216 передач. Это происходит из за того, что первая передача начинается до того, как проверяется значение счетчика. Правильный способ отключить канал DMA – это обнулить бит его разрешения в соответствующем регистре управления.

Для того чтобы начать новую последовательность DMA после того, как текущая завершилась, в вашей программе сначала нужно обнулить бит разрешения DEN, записать новые параметры в регистры II, IM и С, а затем заново установить бит DEN в единицу (для цепочки операций DMA это не обязательно).

Каждый канал DMA имеет регистр указателя цепочки (СРх) и регистр общего назначения (GPx). Регистр СР используется в цепочках операций DMA (см. «Цепочки операций DMA»), а регистр GP — для любых целей.

Каждый канал DMA внешнего порта содержит три дополнительных регистра параметров: внешний индексный регистр (EIx), внешний регистр модификации (ЕМх) и внешний регистр счетчика (ЕСх) (этих регистров нет в каналах DMA последовательных портов и линк портов). Регистры EI, ЕМ и ЕС используются для генерирования 32 разрядных адресов, выводимых из внешнего порта при передаче по DMA в режиме ведущего между внутренней памятью и внешней памятью или внешними устройствами. Режим ведущего включается битом MASTER в каждом регистре DMACx. В регистр ЕС должно быть загружено число передач по внешней шине (только в режиме ведущего). Замечание: это

191

6 DMA

число отличается от числа слов, переданных контроллером DMA, если используется упаковка данных. EIх может не формировать адрес внутренней памяти.

Вместо регистров EI, EM, EC последовательные порты и линк порты имеют регистры DA и DB. Эти регистры используются для адресации двумерных массивов в многопроцессорных системах, а также как регистры общего назначения при обычных операциях DMA с одномерными массивами.

На рис. 6.4 изображена блок схема генератора адреса контроллера DMA. В табл. 6.11 приведены регистры параметров DMA, а в табл. 6.12 – список регистров параметров каждого канала DMA.

Таблица 6.11. Регистры параметров DMA

1.В ADSP 21061 модификатор 0 3 каналов DMA зафиксирован в 1.

2.Младшие 17 бит (биты 16 0) содержат адрес памяти следующего набора параметров для цепочки операций DMA. Старший бит (17 й) – программно управляемые прерывания (PCI) – определяет, будут ли генерироваться прерывания DMA после выполнения каждой последовательности DMA.

3.2 D DMA нет в ADSP 21061, в нем нет регистров DBx и DAx.

192

DMA 6

Рис. 6.4. Генерация адреса DMA

193

6 DMA

Таблица 6.12. Регистры параметров для каждого канала DMA

1.В ADSP 21061 значение в регистрах IM0 3 зафиксировано в 1, в нем нет регистров DAх и DBx.

2.Этих наборов регистров нет в ADSP 21061.

6.3.2. Внутренние запросы и предоставления DMA

Порты I/O ADSP 2106x связываются с контроллером DMA посредством внутренних сигналов квитирования – запрос/предоставление DMA. Каждый из портов I/O (линк порты, последовательные порты и внешний порт) имеет один или более каналов DMA, каждый канал имеет один сигнал запроса и один сигнал предоставления.

Когда необходимо записать данные во внутреннюю память через определенный порт I/O, то выставляется сигнал запроса. Для этого запроса определяется приоритет по отношению к другим истинным запросам DMA (См. рис. 6.2). Когда запрос канала будет иметь высший приоритет, сигнал его внутреннего предоставления выставляется контроллером DMA. В следующем цикле начнется передача по DMA. Когда необходимо считать данные из внутренней памяти через порт I/O, последовательность действий такая же.

194

DMA 6

Если канал DMA блокирован, то сигнал предоставления для него не будет выставлен, независимо от того, имеет ли канал данные для передачи или нет.

6.3.3. Определение приоритетов каналов DMA

Из за того что возможна ситуация, когда в одном и том же цикле несколько каналов DMA выставляют сигнал запроса, то используется схема определения приоритета для выбора обслуживаемого канала. Определение приоритетов необходимо, чтобы узнать, какой канал может использовать шину IOD для обращения к памяти. ADSP 2106x всегда использует схему фиксированных приоритетов, за исключением каналов DMA внешнего порта (см. ниже). В табл. 6.13 приведен список приоритетов (в порядке убывания) возможных обращений к шине I/O при использовании каналов DMA.

обращение ядра процессора к группе регистров DA ВЫСШИЙ ПРИОРИТЕТ

Канал 0 прием через последовательный порт 0 Канал 1 прием через последовательный порт 1 (или буфер 0 линк портов) Канал 2 передача через последовательный порт 0

Канал 3 передача через последовательный порт 1 (или буфер 1 линк портов)

запрос загрузки ТСВ цепочки1

внешний доступ во внутреннюю память (прямое чтение, прямая запись)2

Канал 4 буфер 2 линк портов3 Канал 5 буфер 3 линк портов3

Канал 6 буфер 0 внешнего порта (или буфер 4 линк портов)4 Канал 7 буфер 1 внешнего порта (или буфер 5 линк портов)4 Канал 8 буфер 2 внешнего порта3,4

Таблица 6.13. Приоритет обращений к внутренней памяти по шине I/O

1.При загрузке ТСВ цепочки используется шина I/O и поэтому требуется определение приоритета (см. «Цепочка операций DMA» ниже).

2.При прямом чтении и прямой записи используется шина I/O и поэтому требуется определение приоритета (см. «Прямая запись» и «Прямое чтение» в главе Хост интерфейс.)

3.Этих каналов DMA нет в ADSP 21061.

4.Для буферов внешнего порта может быть выбрана схема вращающихся приоритетов.

Контроллер DMA определяет приоритет запрашивающего канала в каждом цикле между каждой отдельной передачей данных. Однако определение приоритета запроса шины ведущим/ведомым происходит, только когда ведущий ADSP 2106x теряет управление внешней шиной – это случается только после выполнения передачи по DMA целого блока.

195

6 DMA

Заметим, что приоритет внешних прямых обращений к внутренней памяти и запроса загрузки ТСВ цепочки определяется вместе с каналами DMA. Это необходимо для того, чтобы предотвратить конкурентное использование шины I/O, так как эти обращения также выполняются по внутренней шине I/O. Запросу загрузки ТСВ цепочки дается приоритет выше, чем обращению внешнего порта для того, чтобы обеспечить выполнение цепочки передач по DMA через последовательный порт, которые не могут задерживаться, даже когда обращения внешнего порта происходят в каждом цикле.(загрузка ТСВ цепочки описывается в разделе «Цепочка операций DMA»).

6.3.3.1. Вращение приоритетов каналов внешнего порта

Использование схемы вращающихся приоритетов для четырех каналов внешнего порта разрешается битом DCPR в регистре SYSCON:

Бит Функция

DCPR Разрешает вращение приоритетов для каналов 6 9 ADSP 21060 и ADSP 21062. Разрешает вращение приоритетов для каналов 6 7 ADSP 21061 (0=запрещен, 1=разрешен).

Когда разрешено вращение приоритетов, то после каждой передачи одного слова высший приоритет сдвигается на новый канал. Затем циклически сдвигается порядок приоритетов каналов. Т. о., обслуживается передача одного слова, затем высший приоритет циклически сдвигается на канал со следующим номером, и т. д., пока все четыре канала не будут обслужены. На рис. 6.5 показан этот процесс в соответствии со следующим примером (применительно к ADSP 21060 и ADSP 21062):

1)После сброса по умолчанию порядок приоритетов от высшего к низшему – 6, 7, 8, 9.

2)Передача одного слова выполняется по каналу 7.

3)Если разрешено вращение приоритетов (DCDR=1), то порядок приоритетов изменится – 8, 9, 6, 7.

Для ADSP 21061 схема вращения приоритетов работает таким же образом, за исключением того, что в нем только два канала DMA (6 7).

Приоритеты каналов внешнего порта не изменяются по отношению к приоритетам каналов последовательных портов и линк портов. После сброса бит DCPR обнулен и вращение приоритетов запрещено.

Замечание: хотя приоритеты каналов DMA внешнего порта могут вращаться, приоритеты прерываний всех каналов DMA фиксированы.

196

DMA 6

Рис. 6.5. Пример вращения приоритета (ADSP-21060 и ADSP21062)

При использовании схемы фиксированных приоритетов для каналов DMA внешнего порта высший приоритет назначен каналу 6, низший – каналу 9 (как показано в табл. 9) для ADSP 21060 и ADSP 21062. В ADSP 21061 низший приоритет имеет канал 7. Этот порядок может быть переопределен назначением одному из других каналов высшего приоритета. Для того чтобы изменить последовательность фиксированных приоритетов каналов DMA внешнего порта, используйте следующую процедуру:

1)Заблокируйте все каналы DMA внешнего порта, кроме одного, имеющего низший приоритет.

2)Установите режим вращения приоритетов.

3)Выполните, по крайней мере, одну передачу по разрешенному каналу.

4)Запретите вращение приоритетов и разблокируйте все каналы DMA внешнего порта.

Канал, следующий за выбранным каналом, будет иметь высший приоритет, например:

6.3.4. Цепочка операций DMA

Цепочка операций DMA позволяет контроллеру DMA автоматически инициализироваться между серией передач по DMA. Используя режим цепочки

197

6 DMA

операций, вы можете настраивать серию операций DMA, в которой каждая операция может иметь различные параметры.

При выполнении цепочки операций DMA процессор автоматически инициализирует следующую передачу по DMA сразу после того, как все содержимое буфера передано или принято. Регистр указателя цепочки (СР) указывает на адрес во внутренней памяти, где хранится следующий набор параметров DMA. Этот новый набор параметров называется блок управления передачей (TСВ – Transfer Control Block). Контроллер DMA автоматически считывает ТСВ из внутренней памяти и загружает значения в регистры параметров канала, чтобы настроить следующую последовательность DMA. Этот процесс называется загрузкой ТСВ цепочки.

Последовательность DMA канала определяется как совокупность передач по DMA, начиная с инициализации регистров параметров и заканчивая уменьшением значения регистра счетчика до нуля.

Каждый канал DMA имеет бит разрешения цепочки (CHEN) в соответствующем регистре управления. Для разрешения цепочки операций бит должен быть установлен в 1. Запись нулей в поле адреса регистра указателя цепочки (СР) запрещает цепочку операций DMA.

Когда цепочка операций разрешена, передачи по DMA начинаются с записи адреса памяти в регистр СР. Кроме того, этот способ позволяет начать одиночную последовательность DMA без последующих цепочек. Регистр СР может быть загружен в любое время при выполнении последовательности DMA, что позволяет запретить цепочку операций канала DMA (поле адреса регистра СР=0х0000), пока не произойдет некоторое событие, которое загрузит регистр СР ненулевым значением. Цепочки операций DMA могут выполняться только внутри одного и того же канала; использование нескольких каналов в одной цепочке операций не поддерживается.

Регистр СР – 18 разрядный, 17 младших бит – поле адреса памяти. Поле адреса памяти смещается на 0х0002 0000 перед тем, как оно используется контроллером DMA. Старший бит (бит 17) регистра СР – это бит управления, называемый PCI (программно управляемые прерывания). Бит PCI определяет, происходит или нет прерывание после выполнения текущей последовательности DMA (в совокупности с битом маскирования прерывания в IMASK). Когда PCI=1, прерывание соответствующего канала DMA разрешено и будет сгенерировано, когда содержимое регистра счетчика достигнет нуля. Когда PCI=0, прерывания каналов запрещены. Заметим, что бит PCI действует только в том канале DMA, для которого разрешена цепочка операций (CHEN=1). При выполнении простых операций DMA (без цепочек) для запрещения прерываний должен

198

DMA 6

использоваться регистр IMASK. Запросы прерывания, разрешенные битом PCI, могут, тем не менее, маскироваться (т. е. запрещаться) в регистре IMASK. На рис. 6.6. показан бит PCI в регистре СРх.

Предупреждение: из за того что бит PCI не является частью адреса памяти в регистре СР, надо быть осторожным при записи адреса в регистр и считывании из него. Чтобы предотвратить ошибки, лучше маскировать бит PCI (бит 17) при копировании адреса из СР в другие регистры.

Рис. 6.6. Регистр указателя цепочки и бит PCI

Регистр общего назначения (GP) может быть полезным при выполнении цепочки операций DMA. Он загружается из памяти вместе с другими регистрами параметров и может использоваться для указания на последнюю выполненную последовательность DMA. Это позволяет программе определить, где размещен последний полный (или пустой) буфер данных. Так как этот регистр не имеет закрепленной за ним функции, он может использоваться для любых целей.

6.3.4.1.Блок управления передачей и загрузка цепочки

При выполнении загрузки ТСВ цепочки регистры параметров канала DMA загружаются значениями, выбранными из внутренней памяти. Регистр СР содержит указатель цепочки – старший адрес ТСВ. ТСВ хранится в последовательных ячейках памяти.

В табл. 6.14 показан порядок загрузки ТСВ в регистры для каналов DMA внешнего порта, линк портов и последовательных портов (т. е. порядок, в котором контроллер DMA считывает каждое слово ТСВ и загружает его в соответствующий регистр). На рис. 6.7. показано, как вы должны располагать ТСВ в памяти (для цепочки DMA через внешний порт) по отношению к указателю адреса, содержащемуся в регистре СР от предыдущей цепочки операций DMA.

199

6 DMA

Таблица 6.14. Порядок загрузки ТСВ цепочки

Замечания:

1.Символ «х» означает номер канала DMA.

2.Регистры DAx и DBx не загружаются в обычном режиме DMA. При 2 D операциях загружается только DBx, а регистр DAx загружается автоматически тем же значением, что и регистр Сх. (2 D операций нет в ADSP 21061)

3.При цепочке передач через линк порт загружаются регистры LPATH1, LPATH2, LPATH3, когда бит LMSP в регистре управления LCOM установлен (разрешена работа в многопроцессорной сети). (Этих регистров нет в ADSP 21061).

4.Буферы 4 и 5 линк портов при цепочке операций используют те же регистры, что и внешний порт. Все 8 регистров всегда загружаются, когда выполняется цепочка операций в каналах DMA 6 9, но в случае активизирования буферов 4 и 5 линк портов регистры EIx, EMx и ЕСх не используются. (Буферов 4 и 5 линк портов нет в ADSP 21061).

Адрес

Рис. 6.7. Расположение ТСВ в памяти (для канала DMA внешнего порта)

200