Руководство пользователя по сигнальным процессорам Sharc

DMA 6

6.1. Обзор

Прямой доступ к памяти (Direct Memory Access – DMA) обеспечивает механизм для передачи целого блока данных. Использование расположенного на кристалле процессора контроллера DMA позволяет уменьшить нагрузку на ядро процессора при передаче данных между внутренней памятью и внешним источником данных или внешней памятью. Интегрированный в процессор контроллер DMA позволяет ядру процессора или внешнему устройству инициализировать операцию передачи данных и вернуться к выполнению основной программы, в то время как контроллер DMA выполняет передачу данных независимо от ядра процессора.

На рис. 6.1 изображена блок схема контроллера DMA ADSP 2106x, устройства ввода вывода (IOP), внешнего порта и внутренней памяти. На рис. 6.2 показана более детальная структурная схема внешнего порта, контроллера DMA, буферов FIFO, линий передачи данных с использованием DMA и линий управления.

Контроллер DMA может выполнять несколько типов передач данных:

♦внутренняя память«внешняя память и периферийные устройства, отображенные в карте памяти;

♦внутренняя память« внутренняя память других ADSP 2106x;

♦внутренняя память«хост процессор;

♦внутренняя память« ввод вывод через последовательный порт;

♦внутренняя память« ввод вывод через линк порт *;

♦внешняя память«внешние периферийные устройства.

*Нет в ADSP 21061.

Для обеспечения совместимости между 32/48 разрядной структурой внутренней памяти ADSР 2106x и внешними 32 или 16 разрядными периферийными устройствами используется упаковка слов внешней шины. Управление упаковкой осуществляется в каждом из четырех регистров управления DMA внешнего порта (DMAC6, DMAC7, DMAC8 и DMAC9).

Для внешних запросов DMA в ADSP 2106x используются входы запросов

и и выходы сигналов предоставления и для

171

6 DMA

Рис. 6.1. Структурная схема ADSP-2106x

172

DMA 6

173

6 DMA

поддержки обмена данными с внешними асинхронными периферийными устройствами. Простое устройство ввода вывода может передавать данные во

внешнюю или во внутреннюю память ADSP 2106x, выставляя сигнал низкого уровня и ожидая соответствующего сигнала от процессора.

В табл. 6.1а приведены десять каналов DMA ADSP 21060 и ADSP 21062, а также соответствующие буферы данных, используемые каждым каналом.

* и – сигналы квитирования 7 канала DMA.

** и – сигналы квитирования 8 канала DMA.

Таблица 6.1а. Каналы DMA и буферы данных ADSP-21060/62

В табл. 6.1б приведены шесть каналов DMA ADSP 21061, а также соответствующие буферы данных, используемые каждым каналом.

* и – сигналы квитирования 6 канала DMA.

** и – сигналы квитирования 7 канала DMA.

Таблица 6.1б. Каналы DMA и буферы данных ADSP-21061

174

DMA 6

Термины, используемые в этой главе, определены ниже:

Буферы FIFO внешнего порта EPB0, EPB1, EPB2, EPB3 – регистры устройства ввода вывода, используемые для передачи по DMA через внешний порт и передачи одного слова данных (от других ADSP 2106x или от главного процессора); эти буферы состоят из 6 ячеек FIFO.

Регистры управления DMACx регистры управления DMA для буферов EPBx внешнего порта: DMAC6, DMAC7, DMAC8, DMAC9 (соответственно для буферов EPB0, EPB1, EPB2, EPB3).

6.1.1. Возможности контроллера DMA

Контроллер DMA ADSP 2106x выполняет два основных типа операций – передачу блоков данных через внешний порт и передачу данных через порт ввода вывода. Портами ввода вывода в ADSP 21060 и ADSP 21062 являются линк порты и последовательные порты. Портами ввода вывода в ADSP 21061 являются последовательные порты, поскольку в нем нет линк портов.

При передаче блоков данных через внешний порт данные перемещаются между внутренней памятью ADSP 2106x и внешней памятью. При программировании контроллера DMA должны быть указаны размер буфера внутренней памяти, адрес, приращение адреса и направление передачи. После выполнения один раз программы настройки передача по DMA начинается автоматически и продолжается до тех пор, пока не будет передан весь буфер данных во внутреннюю память или из нее.

При передаче по DMA, выполняемой через порт ввода вывода, данные передаются и принимаются через последовательные порты и линк порты процессора. При выполнении DMA через порт ввода вывода аналогичный тип

175

6 DMA

буфера задается во внутренней памяти, но вместо обращения к внешней памяти контроллер DMA обращается в порт ввода вывода. Направление передачи данных определяется направлением порта ввода вывода. После того как данные поступают в порт, они автоматически пересылаются во внутреннюю память.

Имеется дополнительный режим работы контроллера DMA, позволяющий процессору поддерживать обмен данными между внешними устройствами и внешней памятью. Эта операция не пересекается с внутренними операциями процессора ADSP 2106x, которые не используют внешний порт.

Внешние устройства могут выполнять передачу по DMA двумя способами. Они могут считывать или записывать буфер DMA ADSP 2106x или могут выставлять

входной сигнал запроса (), чтобы запросить обслуживание.

При организации цепочки операций DMA каждая передача по DMA может быть запрограммирована таким образом, чтобы автоматически инициализировать следующую операцию передачи после завершения предыдущей.

6.1.2. Настройка передач по DMA

Операции контроллера DMA могут программироваться ядром процессора, внешним хост процессором или (внешним) ведущим ADSP 2106х. Для программирования операции DMA выполняется запись заданных параметров передачи в отображенные в карте памяти регистры управления DMA и регистры параметров. Выбор канала DMA осуществляется в регистрах параметров DMA. В регистры II, IM и C должны соответственно загружаться начальный адрес для буфера, модификатор адреса и число слов.

Внешние порты, линк порты и последовательные порты имеют в своем основном регистре управления бит разрешения DMA (DEN). Как только канал DMA настроен и активизирован, принятые слова данных автоматически пересылаются в буфер внутренней памяти. Когда ADSP 2106x готов передавать данные, слово автоматически пересылается из внутренней памяти в буферный регистр DMA. Эти передачи продолжаются до тех пор, пока не будет передан или принят весь буфер данных.

Когда весь блок данных передан, генерируется прерывание DMA. Это происходит, когда значение регистра счетчика канала DMA (С) уменьшится до нуля (или регистра ЕС в режиме ведущего). Прерывания DMA фиксируются и маскируются в регистрах IRPTL и IMASK соответственно; эти регистры находятся в ядре процессора ADSP 2106x, а не в пространстве отображенных в карте памяти регистров устройства ввода вывода.

176

DMA 6

Для того чтобы начать новую последовательность передач по dma после того, как текущая закончилась, в вашей программе необходимо сначала обнулить

бит разрешения DMA, записать новые параметры в регистры ii, im и c, а затем установить бит разрешения DMA в единицу.

Для цепочки операций DMA это не обязательно, см. «Цепочка операций DMA».

Подробнее см. в разделах «Работа контроллера DMA», «Регистры параметров каналов DMA» и «Прерывания DMA» в этой главе.

6.2. Регистры управления DMA

Регистры, используемые для управления и настройки операций DMA, являются частью набора отображенных в карте памяти регистров устройства ввода вывода. Эти регистры доступны для записи и чтения.

В следующих разделах этой главы описываются различные режимы работы контроллера DMA, а также регистры и биты управления DMA. Чтобы получить полную информацию о регистрах устройства ввода вывода, обратитесь к приложению этого руководства Регистры управления/состояния.

Регистры управления DMA и регистры буферов данных представлены в табл. 6.2. Заметим, что биты управления DMA через последовательный порт (SPORT) и линк порт размещены в регистрах управления последовательным портом и линк портом и не представлены в табл. 6.2, так как они рассмотрены ниже в разделах «Управление DMA через последовательный порт» и «Управление DMA через линк порт».

Режим передачи по DMA двумерных массивов данных (далее 2 D DMA) разрешается битом L2DDMA в регистре управления LCOM и битом D2DMA в регистрах SRCTL0 и SRCTL1. Эти биты должны быть равны 0 для стандартных операций DMA. Заметим, что в ADSP 21061 нет 2 D DMA.

(буфер 0 внешнего порта или буфер 4 линк портов)1,2

Таблица 6.2. Регистры управления, параметров и буферные регистры DMA

177

6 DMA

1.Регистров управления, параметров и буферных регистров, связанных с линк портами, нет в ADSP 21061.

2.В ADSP 21061 нет совместно используемых каналов.

3.Регистров управления, параметров и буферных регистров, связанных с каналами 8 и 9 DMA, нет в ADSP 21061.

4.Содержимое регистров IM0, IM1, IM2 и IM3 зафиксировано в 1 в ADSP 21061.

5.Регистров DBx и DAx нет в ADSP 21061, потому что в нем нет 2 D DMA.

Таблица 6.2. Регистры управления, параметров и буферные регистры DMA (окончание)

178

DMA 6

Рис. 6.3. Регистры DMACx

6.2.1. Регистры управления DMA через внешний порт

Каждый канал DMA внешнего порта имеет свой регистр управления. Регистры называются DMAC6, DMAC7, DMAC8 и DMAC9 соответственно для каналов 6 9. Заметим, что в ADSP 21061 есть только каналы 6 и 7 DMA внешнего порта. В табл. 6.3 показано содержимое регистров DMACx. Все биты являются активными, когда установлены в единицу, если другое не оговаривается специально.

Биты управления начинают действовать во втором цикле после выполнения записи в регистр. Исключением является бит FLSH, который начинает действовать в третьем цикле после записи.

Для того чтобы начать новую передачу по DMA после завершения предыдущей, в программе сначала нужно обнулить разрешающий бит DEN, записать новые параметры в регистры II, IM и С, а затем снова установить бит DEN в единицу (для цепочки операций DMA это не обязательно).

179

6 DMA

Таблица 6.3. Регистры управления DMA через внешний порт (DMACx)

Биты управления и состояния в регистрах DMACx описаны ниже:

DEN Разрешение DMA через буферы внешнего порта. Заметим, что каналы DMA совместно используются внешним портом и линк портами, каналы 6 и 7 могут быть доступны для буфера линк портов; см. «Выбор порта для совместно используемых каналов DMA». В ADSP 21061 нет совместно используемых каналов DMA.

CHEN Разрешение цепочки передач по DMA. Когда CHEN=1 и DEN=0, канал DMA устанавливается в режим «вставка цепочки», в котором новая цепочка DMA может быть вставлена в текущую цепочку без влияния на текущую передачу по DMA. Этот режим работы идентичен тому, когда CHEN=1 и DEN=1, за исключением того, что автоматическое начало следующей цепочки запрещено, когда текущая передача по DMA заканчивается. Полный список режимов, выбираемых битами CHEN и DEN:

CHEN DEN Режим работы

00 Запрещена цепочка операций, запрещен DMA

01 Запрещена цепочка операций, разрешен DMA

10 Режим вставки цепочки (разрешена цепочка операций, разрешен DMA, запрещена автоматическая цепочка операций)

11 Разрешена цепочка операций, разрешен DMA, разрешена автоматическая цепочка операций

180