- •Лекция 1
- •Раздел 1. Совместная работа цифровых элементов в составе узлов и устройств
- •Тема 1.1. Типы выходных каскадов. В данной лекции затронуты следующие вопросы:
- •Логические функции и логические элементы. Основные понятия
- •Представление информации физическими сигналами.
- •Логические функции.
- •Литература
- •Лекция 2
- •Тема 1.2. Цепи питания. Согласование связей. В данной лекции затронуты следующие вопросы:
- •Законы алгебры логики
- •Произвольные функции и логические схемы
- •Литература
- •Лекция 3
- •Тема 1.3. Элементы задержки. Формирователи импульсов.
- •В данной лекции затронуты следующие вопросы:
- •Элементы задержки. Формирователи импульсов. Генераторы одиночных импульсов. Кварцевый генератор импульсов. Расчет параметров.
- •Минимизация функций
- •Литература
- •Лекция 4
- •Тема 1.4. Элементы индикации. Оптоэлектронные развязки. В данной лекции затронуты следующие вопросы:
- •Интегральные логические элементы.
- •Характеристики лэ.
- •Серии лэ.
- •Правила схемного включения лэ.
- •Лэ с тремя состояниями выхода
- •Литература
- •Лекция 5
- •Раздел 2. Синхронизация в цифровых устройствах.
- •Тема 2.1. Синхронизация в цифровых устройствах.
- •В данной лекции затронуты следующие вопросы:
- •Цифровые устройства со статическим и динамическим управлением. Понятие «гонок» в цифровых устройствах и методы их устранения. Устройства синхронизации.
- •Этапы построения (синтеза) комбинационной схемы.
- •Литература
- •Лекция 6
- •Тема 2.2. Риски сбоя в комбинационных и последовательных схемах.
- •В данной лекции затронуты следующие вопросы:
- •Понятие комбинационных и последовательных схем. Риски сбоя в комбинационных и последовательных схемах. Понятие «гонок» в цифровых устройствах и методы их устранения.
- •Литература
- •Лекция 7
- •Раздел 3. Функциональные узлы комбинационного типа.
- •Тема 3.1. Дешифраторы. Шифраторы. В данной лекции затронуты следующие вопросы:
- •Типовые комбинационные устройства
- •Преобразователи кодов (пк)
- •Дешифраторы.
- •Шифраторы
- •Преобразование произвольных кодов.
- •Литература
- •Лекция 8
- •Тема 3.2. Мультиплексоры. Демультиплексоры. В данной лекции затронуты следующие вопросы:
- •Коммутаторы Мультиплексоры
- •Демультиплексоры.
- •Литература
- •Лекция 9
- •Тема 3.3. Сумматоры. В данной лекции затронуты следующие вопросы:
- •Арифметические устройства.
- •Сумматоры.
- •Цифровые компараторы.
- •Контроль четности
- •Литература
- •Лекция 10
- •Раздел 4. Функциональные узлы последовательного типа.
- •Тема 4.1. Регистры. В данной лекции затронуты следующие вопросы:
- •Последовательностные схемы
- •Триггеры
- •Двухступенчатые триггеры
- •Асинхронные входы триггеров
- •Регистры Параллельные регистры
- •Регистровая память
- •Сдвигающие регистры
- •Литература
- •Лекция 11
- •Тема 4.2. Счетчики. Распределители. В данной лекции затронуты следующие вопросы:
- •Счетчики Общие понятия
- •Асинхронные счетчики
- •Синхронные счетчики
- •Интегральные счетчики.
- •Счетчики с различными коэффициентами пересчета.
- •Литература
- •Лекция 12
- •Раздел 5. Бис/сбис с программируемой структурой.
- •Тема 5.1. Программируемые логические матрицы. В данной лекции затронуты следующие вопросы:
- •Программируемые логические матрицы
- •Литература
- •Лекция 13
- •Тема 5.2. Программируемая матричная логика. В данной лекции затронуты следующие вопросы:
- •Классификация логических микросхем программируемой логики
- •Общие (системные) свойства микросхем программируемой логики
- •Литература
- •Лекция 14
- •Тема 5.3. Базовые матричные кристаллы. В данной лекции затронуты следующие вопросы:
- •Базовые матричные кристаллы (вентильные матрицы)
- •Литература
- •Лекция 15
- •Тема 5.4. Оперативно перестраиваемые fpga. В данной лекции затронуты следующие вопросы:
- •Программируемые пользователем вентильные матрицы (fpga) Xilinx Spartan-3e открывают новые перспективы для jvc gy-hd250
- •Литература
- •Лекция 16
- •Раздел 6. Схемотехника зу.
- •Тема 6.1. Статические и динамические зу. В данной лекции затронуты следующие вопросы:
- •Оперативные запоминающие устройства (озу) Разновидности оперативной памяти
- •Построение блоков озу
- •Параметры пзу.
- •Применение пзу для реализации произвольных логических функций.
- •Литература
- •Лекция 17
- •Тема 6.2. Масочные и прожигаемые зу. В данной лекции затронуты следующие вопросы:
- •Зу с одномерной адресацией.
- •Литература
- •Лекция 18
- •Тема 6.3. Зу на основе бис/сбис. В данной лекции затронуты следующие вопросы:
- •Построение блоков памяти на бис пзу.
- •Литература
- •Лекция 19
- •Раздел 7. Микропроцессорные комплекты бис/сбис. В данной лекции затронуты следующие вопросы:
- •Литература
- •Лекция 20
- •Раздел 8. Автоматизация функционально-логического этапа цифровых узлов и устройств. В данной лекции затронуты следующие вопросы:
- •Логические и эксплуатационные основы средних и больших интегральных схем
- •Литература
Литература
Основная
Жаворонков М.А. Электротехника и электроника. – М.: Академия, 2005. – 400 с.
Новиков Ю.Н. Электротехника и электроника. – СПб.: Питер, 2005. – 384 с.: ил.
Схемотехника электронных систем / Под ред. В.И. Бойко. – СПб.: БХВ-Петербург, 2004. – 496 с.
Дополнительная
Касаткин А.С. Курс электротехники. – М.: Высшая школа, 2005. – 542 с.: ил.
Миловзоров О.В. Электроника. – М.: Высшая школа, 2005. – 288 с.: ил.
Стешенко В.Б. P-CAD. Технология проектирования печатных плат. – СПб.: Питер, 2005. – 720 с.: ил.
Хамахер К. Организация ЭВМ. – СПб.: Питер, 2003. – 848 с.: ил.
Цилькер Б.Я. Организация ЭВМ и систем. – СПб.: Питер, 2006. – 668 с.: ил.
Специальность (шифр), форма обучения |
Вычислительные машины, комплексы, системы и сети (230101.65), очная |
Название дисциплины |
Схемотехника |
Курс, семестр |
IV, VII |
Ф.И.О. преподавателя – разработчика материалов |
Ткачук И.Ю. |
Лекция 5
Раздел 2. Синхронизация в цифровых устройствах.
Тема 2.1. Синхронизация в цифровых устройствах.
В данной лекции затронуты следующие вопросы:
Цифровые устройства со статическим и динамическим управлением. Понятие «гонок» в цифровых устройствах и методы их устранения. Устройства синхронизации.
Этапы построения (синтеза) комбинационной схемы.
.
Этап 1. Наиболее часто встречающийся на практике способ задания схемы – это объяснение ее работы на понятийном уровне в виде набора фраз обычного языка (например, русского). Сложность этапа связана с тем, что задание описывается неформальными терминами, допускающими неоднозначную трактовку. Основная цель этапа – формализация задания, в процессе которой определяются количество входных логических переменных (аргументов) и значения выходной переменной (функции) для каждой комбинации значений аргументов. Результат этапа – таблица истинности. О уже задание, неоднозначное толкование которого невозможно. Наиболее трудно обнаруживаемые ошибки возникают именно на этапе формализации.
Этап 2. Если функция определена не на всех наборах аргументов, то нужно ликвидировать неоднозначность таблицы.
Этап 3. Составить СДНФ для нескольких вариантов доопределения.
Этап 4. Минимизировать СДНФ любым доступным методом.
Этап 5. Реализовать получившиеся ДНФ на заданном логическом базисе.
Для сравнения между собой различных вариантов схем, реализующих одну и ту же функцию, нужно уметь как-то оценивать их качество.
Наиболее распространена оценка схемы по двум параметрам – задержке - Т и аппаратурным затратам - W. . Подсчёт W удобно производить в двенадцатых долях корпуса : 12 - это число логических выводов корпуса наименьшего размера.
Пример. На логических микросхемах серии К155 (табл. 2.1) построить несколько вариантов схем, реализующих заданную минимальную ДНФ Сравнить полученные результаты.
Схемная реализация в базисе НЕ, И, ИЛИ показана на рис.2.3,а. Аппаратурные затраты состоят из четырёх инверторов- (ЛН1), каждый из которых занимает 1/6 корпуса, двух элементов 2И- (ЛА3) и двух элементов 2ИЛИ- (ЛЛ1), каждый из которых занимает 1/4 корпуса. Считая, что задержки всех элементов одинаковы получим: Т=4. W=4*1/6+2*1/4+2*1/4=20/12. Неиспользованные элементы частично занятых корпусов не учитываются, поскольку они могут быть использованы в других узлах.11
Реализация Q с использованием микросхем ЛР3 показана на рис. 3.1,б. Для неё нужно пять инверторов ЛН1 и целиком микросхему ЛР3 : Т=3; W=5*1/6+1=22/12 корпуса. Затраты W немного возросли, а задержка уменьшилась до 3.
Применив к функции Q правило де Моргана, получим (рис.3.1,в), Т=3; W=3*1/6+2*1/4+1*1/3=16/12 корпуса. Схема оказалась заметно экономичнее при том же быстродействии.
Можно попытаться использовать формулы де Моргана для уменьшения числа входных инверторов. Тогда (рис.2.3,г), Т=2; W = 11/12 корпуса. Удалось выиграть и в быстродействии и в оборудовании.
Ещё одно применение формулы де Моргана даёт (рис.2.3,д) Т=3 ; W=9/12 корпуса. Схема хотя и более медленная, но очень экономичная.
Если в последнем выражении раскрыть скобки, то получим ещё один вариант схемы (рис.2.3,е), Т=; W=12/12 корпуса. Задержка этой схемы оказалась наименьшей из всех рассмотренных.
Отметим, что хотя за основу была взята минимальная ДНФ, её схемная реализация оказалась самой неэкономичной из всех. Противоречия здесь нет. Минимальная ДНФ минимальна лишь в определённом смысле: это выражение, имеющее минимальное суммарное число букв. Переводя на язык аппаратуры, можно сказать, что это соответствует минимуму суммы входов всех конъюнкторов, реализующих элементарные конъюнкции ДНФ в трехъярусной схеме НЕ-И-ИЛИ типа показанной на рис.3.1,а. Затраты инверторов и дизъюнкторов этот критерий игнорирует. Отсюда не следует, что минимизация не нужна вообще: чем компактнее выражение, тем легче обрабатывать его дальше.
Рис. 2.3,а. Варианты реализации функции Y.
Несколько полезных рекомендаций:
-сократить число инверторов, применив формулу де Моргана;
-использовать элементы И-ИЛИ-НЕ - они логически мощнее, чем И‑НЕ, ИЛИ‑НЕ;
-подбирать такие элементы, чтобы по возможности использовались все их входы;
-если выражение плохо минимизируется, попытаться применить элементы М2;
-вместо прямой функции реализовать её инверсию.
Алгоритма, который позволял бы целенаправленно строить хорошие схемы, в общем случае не существует. Не существует и чётких признаков окончания поиска хорошей схемы. В этом смысле разобранный пример не следует воспринимать как требование всегда проводить такую тщательную обработку любого выражения. Это просто иллюстрация характера работы при логическом проектирования. То же самое можно сказать и о процессе построения более сложных блоков из микросхем средней и большой интеграции. Слабо алгоритмизированный, поисковый, изобретательный стиль работы характерен для всех этапов функционально-логического проектирования цифровых устройств.