- •Лекция 1
- •Раздел 1. Совместная работа цифровых элементов в составе узлов и устройств
- •Тема 1.1. Типы выходных каскадов. В данной лекции затронуты следующие вопросы:
- •Логические функции и логические элементы. Основные понятия
- •Представление информации физическими сигналами.
- •Логические функции.
- •Литература
- •Лекция 2
- •Тема 1.2. Цепи питания. Согласование связей. В данной лекции затронуты следующие вопросы:
- •Законы алгебры логики
- •Произвольные функции и логические схемы
- •Литература
- •Лекция 3
- •Тема 1.3. Элементы задержки. Формирователи импульсов.
- •В данной лекции затронуты следующие вопросы:
- •Элементы задержки. Формирователи импульсов. Генераторы одиночных импульсов. Кварцевый генератор импульсов. Расчет параметров.
- •Минимизация функций
- •Литература
- •Лекция 4
- •Тема 1.4. Элементы индикации. Оптоэлектронные развязки. В данной лекции затронуты следующие вопросы:
- •Интегральные логические элементы.
- •Характеристики лэ.
- •Серии лэ.
- •Правила схемного включения лэ.
- •Лэ с тремя состояниями выхода
- •Литература
- •Лекция 5
- •Раздел 2. Синхронизация в цифровых устройствах.
- •Тема 2.1. Синхронизация в цифровых устройствах.
- •В данной лекции затронуты следующие вопросы:
- •Цифровые устройства со статическим и динамическим управлением. Понятие «гонок» в цифровых устройствах и методы их устранения. Устройства синхронизации.
- •Этапы построения (синтеза) комбинационной схемы.
- •Литература
- •Лекция 6
- •Тема 2.2. Риски сбоя в комбинационных и последовательных схемах.
- •В данной лекции затронуты следующие вопросы:
- •Понятие комбинационных и последовательных схем. Риски сбоя в комбинационных и последовательных схемах. Понятие «гонок» в цифровых устройствах и методы их устранения.
- •Литература
- •Лекция 7
- •Раздел 3. Функциональные узлы комбинационного типа.
- •Тема 3.1. Дешифраторы. Шифраторы. В данной лекции затронуты следующие вопросы:
- •Типовые комбинационные устройства
- •Преобразователи кодов (пк)
- •Дешифраторы.
- •Шифраторы
- •Преобразование произвольных кодов.
- •Литература
- •Лекция 8
- •Тема 3.2. Мультиплексоры. Демультиплексоры. В данной лекции затронуты следующие вопросы:
- •Коммутаторы Мультиплексоры
- •Демультиплексоры.
- •Литература
- •Лекция 9
- •Тема 3.3. Сумматоры. В данной лекции затронуты следующие вопросы:
- •Арифметические устройства.
- •Сумматоры.
- •Цифровые компараторы.
- •Контроль четности
- •Литература
- •Лекция 10
- •Раздел 4. Функциональные узлы последовательного типа.
- •Тема 4.1. Регистры. В данной лекции затронуты следующие вопросы:
- •Последовательностные схемы
- •Триггеры
- •Двухступенчатые триггеры
- •Асинхронные входы триггеров
- •Регистры Параллельные регистры
- •Регистровая память
- •Сдвигающие регистры
- •Литература
- •Лекция 11
- •Тема 4.2. Счетчики. Распределители. В данной лекции затронуты следующие вопросы:
- •Счетчики Общие понятия
- •Асинхронные счетчики
- •Синхронные счетчики
- •Интегральные счетчики.
- •Счетчики с различными коэффициентами пересчета.
- •Литература
- •Лекция 12
- •Раздел 5. Бис/сбис с программируемой структурой.
- •Тема 5.1. Программируемые логические матрицы. В данной лекции затронуты следующие вопросы:
- •Программируемые логические матрицы
- •Литература
- •Лекция 13
- •Тема 5.2. Программируемая матричная логика. В данной лекции затронуты следующие вопросы:
- •Классификация логических микросхем программируемой логики
- •Общие (системные) свойства микросхем программируемой логики
- •Литература
- •Лекция 14
- •Тема 5.3. Базовые матричные кристаллы. В данной лекции затронуты следующие вопросы:
- •Базовые матричные кристаллы (вентильные матрицы)
- •Литература
- •Лекция 15
- •Тема 5.4. Оперативно перестраиваемые fpga. В данной лекции затронуты следующие вопросы:
- •Программируемые пользователем вентильные матрицы (fpga) Xilinx Spartan-3e открывают новые перспективы для jvc gy-hd250
- •Литература
- •Лекция 16
- •Раздел 6. Схемотехника зу.
- •Тема 6.1. Статические и динамические зу. В данной лекции затронуты следующие вопросы:
- •Оперативные запоминающие устройства (озу) Разновидности оперативной памяти
- •Построение блоков озу
- •Параметры пзу.
- •Применение пзу для реализации произвольных логических функций.
- •Литература
- •Лекция 17
- •Тема 6.2. Масочные и прожигаемые зу. В данной лекции затронуты следующие вопросы:
- •Зу с одномерной адресацией.
- •Литература
- •Лекция 18
- •Тема 6.3. Зу на основе бис/сбис. В данной лекции затронуты следующие вопросы:
- •Построение блоков памяти на бис пзу.
- •Литература
- •Лекция 19
- •Раздел 7. Микропроцессорные комплекты бис/сбис. В данной лекции затронуты следующие вопросы:
- •Литература
- •Лекция 20
- •Раздел 8. Автоматизация функционально-логического этапа цифровых узлов и устройств. В данной лекции затронуты следующие вопросы:
- •Логические и эксплуатационные основы средних и больших интегральных схем
- •Литература
Литература
Основная
Жаворонков М.А. Электротехника и электроника. – М.: Академия, 2005. – 400 с.
Новиков Ю.Н. Электротехника и электроника. – СПб.: Питер, 2005. – 384 с.: ил.
Схемотехника электронных систем / Под ред. В.И. Бойко. – СПб.: БХВ-Петербург, 2004. – 496 с.
Дополнительная
Касаткин А.С. Курс электротехники. – М.: Высшая школа, 2005. – 542 с.: ил.
Миловзоров О.В. Электроника. – М.: Высшая школа, 2005. – 288 с.: ил.
Стешенко В.Б. P-CAD. Технология проектирования печатных плат. – СПб.: Питер, 2005. – 720 с.: ил.
Хамахер К. Организация ЭВМ. – СПб.: Питер, 2003. – 848 с.: ил.
Цилькер Б.Я. Организация ЭВМ и систем. – СПб.: Питер, 2006. – 668 с.: ил.
Специальность (шифр), форма обучения |
Вычислительные машины, комплексы, системы и сети (230101.65), очная |
Название дисциплины |
Схемотехника |
Курс, семестр |
IV, VII |
Ф.И.О. преподавателя – разработчика материалов |
Ткачук И.Ю. |
Лекция 18
Тема 6.3. Зу на основе бис/сбис. В данной лекции затронуты следующие вопросы:
ЗУ на основе БИС/СБИС. Отечественные и зарубежные БИС/СБИС ЗУ. Организация матрицы ЗУ на базе БИС/СБИС.
Построение блоков памяти на бис пзу.
При проектировании вычислительных систем могут возникнуть различные ситуации в зависимости от требуемой организации блока ПЗУ системы и имеющихся в наличии БИС ПЗУ.
Обозначим через M х P организацию блока, а организацию БИС через m х p. Тогда три возможные ситуации можно описать так:
M<=m, P<=p;
M<m, P<=p;
M>p, P>p;
В первом случае блок состоит из одной БИС и единственная задача при этом - разместить блок ПЗУ в заданом месте адресного пространства системы.
Пример 3.1. Построить блок ПЗУ с организацией 2K*8 и начальным адресом Aнач = = 0000H на БИС ПЗУ 2K*8 для системы с 16 разрядной шиной адреса (n=16).
Для облегчения построения логики выбора блока напишем в двоичной системе счисления начальный Aнач и конечный Aкон адреса блока:
|
A15 |
A14 |
A13 |
A12 |
A11 |
A10 |
A9 |
A8 |
A7 |
A6 |
A5 |
A4 |
A3 |
A2 |
A1 |
A0 |
|
Aнач. |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0000H |
Aкон. |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
07FFH |
Очевидно старшие пять разрядов адреса A15-A11 являются одинаковыми для всех 2048 ячеек блока. Они и определяют место блока в адресном пространстве. При n = 16 адресное пространство равно 64K и блок с организацией 2K х 8 может быть размещен в нем на 32 различных местах. Кроме пяти старших разрядов адреса логика выбора должна контролировать сигнал чтения памяти MR (Memory Read) на шине управления. Активный уровень этого сигнала “0”.
Одна из возможных схем для этого случая показана на рис. 3.15, а.
Пример 3.2 Построить блок ПЗУ с организацией 16K*8 и Aнач = 8000H на БИС ПЗУ 2K*8 всистеме с n = 16.
|
A15 |
A14 |
A13 |
A12 |
A11 |
A10 |
A9 |
A8 |
A7 |
A6 |
A5 |
A4 |
A3 |
A2 |
A1 |
A0 |
|
Aнач. |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
8000H |
Aкон. |
1 |
0 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
BFFFH |
В этом случае блок можно разместить четырьмя различными способами и его место определяется разрядами A15 и A14.
Очевидно блок будет состоять из 8 БИС 2K х 8 и для того, чтобы обратиться к конкретной ячейке надо обеспечить выбор блока разрядами A15, A14, выбор одной из восьми БИС разрядами A13, A12, A11 и наконец выбор ячейки в выбраной БИС разрядами A10, A9, …, A0.
Одна из возможных схем для этого случая показана на рис. 3.16.
Рис.3.15. Блок ПЗУ для примера 3.1.
Рис.3.16. Блок ПЗУ для примера 3.2.
Пример 3.3 Построить блок ПЗУ с организацией 8K*16 и Aнач = C000H на БИС ПЗУ 2K*8 в системе с n = 16.
В этом случае сначала строится секция (страница) блока с рарядностью равной размерности блока и количеством ячеек равным количеству ячеек БИС ПЗУ, т.е. 2K*16 из двух 2K*8. После этого задача решается как в примере 3.2, если рассматривать страницу как новую БИС.