8. Многовходовой элемент логического умножения: схема монтажного «и»

9. Обмен по магистрали с мультиплексированной шиной адрес/данные.

Шаг 1. Процессор переводит ШАД в режим выдачи информации

Шаг 2. Процессор выдает на ШАД адрес внешнего устройства

Шаг 3. Процессор выдает сигнал готовности адреса

Шаг 4. Внешнее устройство, получив сигнал готовности адреса, записывает в следующ. регистр значение адреса

Шаг 5. Процессор снимает сигнал готовности адреса

Шаг 6. Процессор убирает адрес ШАД

Шаг 7. Процессор переводит ШАД либо в режим чтения, либо в режим записи в зависимости от того, какую процедуру проц. выполняет

Шаг 8. Процессор выдает сигнал чтения или записи

10. Обмен по магистрали с разделенными шинами адрес/данные

Алгоритм работы магистралей (чтение).

1. Процессор выставляет на ША адрес.

2. Процессор выдает сигнал готовности адреса ALE.

3. Процессор переводит линии данных в режим ввода.

4. Процессор выдает сигнал чтение; выдает сигнал- значит, что линия становится активной, переводит линию в активное состояние.

5. Процессор ожидает активного уровня сигнала на линии готовности.

6. После получения сигнала готовности процессор считывает данные с шины данных.

7. Процессор переводит в неактивное состояние сигнал готовности адреса, сигнал чтения и в 3 состояние шины адреса и данных

Алгоритм работы магистралей (запись).

1. Процессор выдает адрес

2. Выдает сигнал готовности адреса

3. Переводит шину данных в режим выдачи информации

4. Выдает на шину данных записываемое число

5. Процессор выдает сигнал записи

6. Процессор ожидает сигнала готовности

7. Процессор приводит в неактивное состояние готовность адреса, сигнал записи и в 3 состояние шину адреса и данных.

12. Параллельный сумматор.

Предназначен для сложения двух n-разрядных чисел. Схема данного сумматора состоит из линейки сумматоров, причем младший из них- полусумматор, а старшие- полные сумматоры. Результат работы этой схемы- n-разрядное число плюс бит переноса или переполнение из старшего разряда слагаемых.

Работу данного сумматора можно продемонстрировать на схеме трехразрядного параллельного сумматора:

а₀ , b₀ –младшие разряды числа

13. Полувычитатель и вычитатель

Структура полувычитателя:

Полный вычитатель:

14. Полусумматоры и сумматоры

Полусумматор предназначен для сложения двух одноразрядных чисел. Результатами сложения являются двоичный разряд результата и разряд переноса, следующий значащий бит. Полусумматор работает в соответствии со следующей таблицей истинности:

На функциональных схемах данную схему будем обозначать:

П олный сумматор.

Этот блок выполняет функцию сложения двух одноразрядных чисел с учетом входящего переноса из младшего значащего разряда. В качестве выходов можно указать те же выходы, что и в полусумматоре.

Полный сумматор строится на основании следующей таблицы истинности:

Полный сумматор на функциональных схемах обозначается: