4.4 Разработка уточненной структурной схемы

Подключение устройств памяти и ввода/вывода к магист­ралям микро ЭВМ. В микропроцессорных системах, построенных на основе МП БИС К1810ВМ86, могут быть использованы 8–и 16–разрядные устройства ввода – вывода и 16–разрядные уст­ройства памяти. С МП К1810ВМ88 используются только 8–раз­рядные устройства или 16-разрядные с применением специаль­ной схемы преобразования разрядности магистрали.

На рисунке 4.7 изображена уточненная схема микро ЭВМ.

Рисунок 4.7 - Уточненная структурная схема микро ЭВМ

5 Разработка алгоритма работы микропроцессорной системы

Обработка информации от цифровых датчиков и выдача управляющего воздействия y₁ производится путем ввода значений x₁, x₂, x₃, x₄ и вычисления булевой функции f₁(x₁, x₂, x₃, x₄)= .

При единичном значении f₁ вырабатывается управляющий сигнал y₁=1 длительностью t₁=100 мкс.

При обработке информации с аналоговых датчиков ПМ принимает коды NU₁, NU₂ с выходов АЦП и код константы К с регистра пульта управления. Далее вычисляется значение функции NU=f₂(NU₁,NU₂, К)=max(NU₁,NU₂+К) и сравнивается с константой Q, хранящейся в ПЗУ. В зависимости от результатов сравнения вырабатывается (аналогично y₁) один из двух двоичных управляющих сигналов y₂ или y₃ заданной длительности по следующему правилу: если NU<Q, то выдать y₂ длительностью t₂=80 мкс, иначе выдать y₃ длительностью t₃=80 мкс.

Далее формируется управляющее воздействие Y₄, для чего с АЦП вводится значение NU₃ и производится вычисление по формуле:

Значение Y₄ в виде 8-разрядного кода выдается на вход ЦАП.

Все двоичные переменные и константы, участвующие в вычислениях: NU₁, NU₂, NU₃, К, Q, A₀, A₁, Y₄ рассматриваются как целые без знака.

После выдачи всех управляющих воздействий проверяется состояние тумблера «СТОП» на пульте управления. Если СТОП=0, цикл управления начинается с начала, иначе выполняется процедура останова системы, включающая следующие действия: формируется сигнал установки системы в исходное состояние путем подачи на линию начальной установки интерфейса двух прямоугольных импульсов длительностью 30 мкс интервалом 30 мкс, выполняется команда процессора СТОП.

Блок-схема заданного цикла управления разбита на две части (рисунок 5.1 и 5.2), общая блок-схема представлена на рисунке 5.3.

нет

да

y₁ длительностью t₁=100 мкс

Рисунок 5.1– Цикл 1 управляющей программы

В общем виде управляющая программа состоит из двух циклов, по результатам выполнения которых осуществляется выдача управляющих воздействий на индикацию. Управляющая программа выполняется до тех пор пока на пульте управления не будет включен тумблер «СТОП».

Цикл 1 управляющей программы заключается в вводе в центральный процессор значений сигналов из цифровых датчиков, вычислении булевой функции . Если по результатам вычисления получилось, что управляющий сигнал стал равен 1, то выдается управляющий сигнал длительностью t₁=100 мкс. Если же управляющий сигнал принял значение 0, то булева функция вновь повторяется.

Цикл 2 управляющей программы заключается в воде в центральный процессор двоичных кодов с выходов АЦП и констант К и Q, вычислении значения функции f₂(NU₁, NU₂, К), по выражению NU= max(NU₁; NU₂+К). Если по результатам вычисления получилось, что NU<Q, то вырабатывается управляющий сигнал длительность t₂=80 мкс, если же получилось что NU>Q, то вырабатывается управляющий сигнал, длительностью t₃=80мкс. Далее осуществляется ввод в центральный процессор двоичного кода с выхода АЦП NU₃ и производиться вычисление функции .

Цикл 2 изображен на рисунке 5.2.

Рисунок 5.2 – Цикл 2 управляющей программы

Рисунок 5.3 – Общая блок-схема программы

Таблица истинности для определения управляющих воздействий приведена ниже:

Таблица 5.1 – Значения управляющих воздействий

X1	X2	X3	X4	Y=
0	0	0	0	0
0	0	0	1	0
0	0	1	0	0
0	0	1	1	1
0	1	0	0	0
0	1	0	1	0
0	1	1	0	0
0	1	1	1	1
1	0	0	0	0
1	0	0	1	0
1	0	1	0	0
1	0	1	1	1
1	1	0	0	1
1	1	0	1	1
1	1	1	0	1
1	1	1	1	1

6 РЕАЛИЗАЦИЯ СИСТЕМЫ ТЕСТОВОГО ПРОЦЕССОРА ДЛЯ МУЛЬТИПРОЦЕССОРНЫХ СИСТЕМ НА БАЗЕ МПК БИС К1810ВМ86

Одна из основных задач проектирования вы­соконадежных МПС – повышение уровня конт­роля пригодности процессоров – может быть решена введением в состав процессора аппаратно-программных средств контроля. Результаты вычислений могут сравниваться как с помощью специального диагностического процессора, так и самими процессорами диагностируемой структуры. В мультипроцессорных системах с распределенной ма­гистралью – в процессе передачи по магист­рали.

Рисунок 6.1 – Структурная схема тестового процессора на базе БИС К1810

На базе МП К БИС серии К1810 разработан процессор, обеспечивающий селективный контроль информации, передаваемой по распреде­ленной магистрали (рисунок 6.1). Процессор содер­жит блоки микропроцессоров (МП); формиро­вания системной магистрали (ФСМ); формиро­вания резидентной магистрали (ФРМ); про­граммируемого контроллера прерываний (ПКП); программируемого таймера (ПТ); ло­кальной памяти (ЛП); дешифрации адреса (ДА) и контроля информации, передаваемой по системной магистрали (КИСМ).

Блоки МП, ФСМ и ФРМ объединены во­кальной магистралью (ЛМ), блоки ПКП, ПТ, ЛП м ДА – резидентной магистралью (РМ).

КИСМ подключен к резидентной и системной магистралям (СМ) и является наряду с МП ве­дущим устройством РМ. Доступ ведущих устройств к РМ регулируется с помощью встро­енных средств запроса-разрешения РМ МП К1810ВМ86.

Контроль информации, передаваемой по СМ, основан на записи в блок ЛП эталонной ин­формации, программировании КИСМ на слеже­ние за контролируемым пространством адресов и сравнении передаваемой информации с эта­лонной. При этом процессор использует 16–раз­рядную РМ данных и контролирует передачу по 8-разрядной СМ данных.

МП содержит микропроцессорные БИС, так­товый генератор и схему формирования сиг­налов готовности. ФСМ и ФРМ обеспечивают сопряжение МП с распределенной магистралью и резидентными ресурсами процессора. ДА фор­мирует сигналы выбора блоков ЛП, ПКП, ПТ, КИСМ и управления работой блока ФСМ. В качестве ПКП и ПТ могут быть использованы БИС КМ1810ВН59А и КР580ВН53 соответст­венно.

Блок ЛП содержит два банка памяти ОЗУ1, ОЗУ2 и схему управления (СУ). Младший банк соединен с младшей половиной резидентной магистрали данных (РМД), старший банк со старшей половиной (РСД). Обращение к младшему банку происходит по четным адре­сам, к старшему по нечетным. Блок МП мо­жет одновременно обращаться к обоим банкам, и два байта данных воспринимаются как слово. КИСМ в одном шинном цикле считывает байт данных из младшего банка и записывает байт данных в старший.

В ЛП выделяется обменный сектор, размер­ность которого равна удвоенной размерности контролируемых по СМ секторов. Каждому бай­ту контролируемого адресного пространства со­ответствует слово в обменном секторе. Младший байт слова используется для хранения эта­лонной информации, подлежащей передаче по СЛ1, старший байт для записи информации, переданной по СМ в контролируемый сектор.

Узел ПУ включает программно-доступные ре­гистры номера контролируемого сектора (НКС) и фиксации магистрали арбитража (ФМЛ), схему разрешения-запрета контроля (РЗК) и схему управления (СУ1).

Рассмотрим работу процессора в составе мультипроцессорной системы с распределенной магистралью. В исходном состоянии работа КИСМ запрещена, а блок МП выполняет зада­ния, не связанные с контролем информации, передаваемой по распределенной магистрали. Информационным признаком начала режима контроля является сигнал запроса прерывания (ЗПР), поступающий на блок ПКП. Источ­ником ЗПР при периодическом контроле явля­ется блок ПТ или внешние устройства. По сиг­налу прерывания (ПРЕ) блок МП переходит к выполнению подпрограммы обслуживания пре­рывания. При этом он определяет номер контро­лируемого сектора и выделяет в ЛП обменный сектор, в который заносятся результаты вычис­лений. Размерность обменного сектора равна удвоенной размерности контролируемых по си­стемной магистрали секторов.

ЗАКЛЮЧЕНИЕ