Добавил:
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз: Предмет: Файл:
Скачиваний:
146
Добавлен:
21.02.2014
Размер:
2.85 Mб
Скачать

4.3 Разработка контроллера прямого доступа к памяти

Режим прямого доступа к памяти (ПДП) инициируется подачей на вход HLD МП БИС К1810ВМ86 единичного сигнала запроса. По завершении текущего машинного цикла МП БИС выдает сигнал под­тверждения захвата и переводит свои магистрали в третье состояние. Так как память МП БИС организована в виде однобайтных ячеек, то для осуществления режима прямо­го доступа к памяти может использоваться микросхема КР580ВТ57, относящаяся к МПК серии К580.

БИС программируемого контроллера прямого доступа к памяти КР580ВТ57 предназначена для организации высокоскоростного обмена данными между памятью и внешними устройствами, выполняемого по инициативе внешнего устройства. Контроллер прямого доступа к памяти (КПДП)

генерирует управляющие сигналы, необходимые для организации обмена. КПДП содержит 4 канала прямого доступа, каждый из которых обеспечивает передачу блока данных размером до 16К байт с произвольным начальным адресом в диапазоне от 0 до 64 байт.

В состав БИС входят: двунаправленный двустабнльный буфер данных (ВD), предназначенный для обмена информацией между МП и КПДП: схема управления чтением/записью (RWCU), адресующая вну­тренние регистры КПДП и управляющая обменом по шине D(7-0); блок управле­ния (CU), содержащий регистры режима и состояния КПДП и обеспечивающий последовательность операций, необходи­мую для организации режима прямого доступа к памяти; блок управления при­оритетами (PCU), обеспечивающий определенный порядок обслуживания запросов внешних устройств; четыре канала прямого доступа (CH0-CH3), каждый из которых содержит регистр адреса ячейки памяти, с которой производится обмен, и счетчик циклов обмена, два старших разряда которого отведены для задания операций обмена.

Структура КПДП КР580ВТ57 приведена на рисунке 18, а назначение входных, выходных и управляющих сигналов – в таблице 5.

Рисунок 18 – Структура КПДП КР580ВТ57

Таблица 5 – Назначение входных, выходных и управляющих сигналов КПДП

Обозначение

вывода

Номер вывода

Назначение выводов

1

2

3

D(7-0)

21; 22; 23; 26; 27; 28; 29; 30;

Входы/выходы данных для обмена с МП;

I/OR

1

Чтение ввода/вывода – двунаправленный тристабильный вход/выход: входной сигнал L-уровня разрешает чтение информации из КПДП в МП; выходной сигнал L-уровня разрешает чтение из ВУ;

продолжение таблицы 5

1

2

3

I/OW

2

Запись ввода/вывода – двунаправленный тристабильный вход/выход; входной сигнал L-уровня разрешает программи­рование КПДП: выходной сигнал L-уровня разрешает запись в ВУ;

CLK

12

Вход тактовых импульсов;

RESET

13

Вход установки 0;

A(3-0)

35; 34; 33; 32

Двунаправленные тристабильные адресные выводы;

CS

11

Выбор микросхемы;

A(7-4)

40; 39; 38; 37;

Тристабильные адресные выходы;

READY

6

Готовность – входной сигнал H-уровня указывает на го­товность к обмену;

HRQ

10

Запрос захвата – выходной сигнал H-уровня указывает на запрос о доступе КПДП к системным шинам;

HLDA

7

Подтверждение захвата – входной сигнал H-уровня указы­вает на возможность доступа к системным шинам;

MEMR

3

Чтение из памяти – тристабильный выход; выходной сиг­нал L-уровня разрешает чтение из ячейки памяти, адресуе­мой КПДП;

MEMW

4

Запись в память – тристабильный выход; выходной сиг­нал L-уровня разрешает запись в ячейку, адресуемую КПДП;

AEN

9

Разрешение адреса – сигнал H-уровня используется для блокировки некоторых шин адреса и данных;

ADSB

8

Строб адреса – сигнал H-уровня указывает на нахождение на шине D(7–0) старшего байта адреса ЗУ;

TC

36

Конец счета – сигнал H-уровня определяет выполнение последнего цикла передачи блока данных;

MARK

5

Маркер – сигнал H-уровня указывает, что до конца передаваемого блока необходимо выполнить число циклов обмен-кратное 128;

DRQ3-DRQ0

16; 17; 18; 19

Запросы прямого доступа к памяти каналов СНЗ-СН0 сигнал H-уровня указывает на запрос от ВУ;

продолжение таблицы 5

1

2

3

DACK3-DACK0

15; 14; 24; 25

Подтверждение запросов прямого доступа к памяти кана­лов СН3-СН0; сигнал L-уровня указывает на разрешение обмена;

Ucc

31

Напряжение питания (+5 В);

GND

20

» » (0 В).

При подключении КПДП к шинам микроЭВМ младший байт адреса памяти выдается по линиям А(3–0) и А(7–4), а старший байт – через шину D(7–0), поэтому КПДП обычно подключается вместе с буферным регистром. Схема подключения КПДП к системной шине и использованием буферного регистра К589ИР12 показана на рисунке 19.

Для начальной установки КПДП необходимо записать соответствующую информацию в 16-разрядный регистр адреса канала (RGA), в 16-разрядный счетчик циклов канала (СТ) и в 8-разрядный регистр режима, общий для всех каналов. Запись этой информации производится с помощью команды OUT, хотя возможен и другой способ обращения к КПДП как к ячейкам памяти. Запись информации в 16-разрядные регистры осуществляется двумя командами, начиная с младшего байта. Два старших разряда счетчика циклов определяют операцию обмена следующим образом: запись в память – 01, чтение из памяти – 10, контроль – 00 (комбинация 11 запрещена).

Рисунок 19 – Схема подключения КПДП к системной шине

Состояние КПДП можно контролировать чтением содержимого КПФ, СТ и 8-разрядного регистра состояния, общего для всех каналов, с помощью команды IN.

5 ВЫБОР ОСНОВНЫХ УЗЛОВ ДЛЯ ПОСТРОЕНИЯ МПС

5.5 Контроллер динамической памяти К1810ВТ03

Для включения в систему ОЗУ динамического типа необходим соответствующий контроллер динамической памяти (КДП).

КДП К1810ВТ03 используется в ка­честве устройства управления ОЗУ микропроцессорных систем на базе МПК серий К580, К1810, К1821, а также для создания функционально независимых модулей динамических ОЗУ. Контроллер вырабатывает все необходимые сигна­лы управления чтением, записью и регенерацией для ОЗУ емкостью 4К, 16К, 64К и более, выполненного на элементах памяти серии К565.

Контроллер относится к классу многофункциональных схем и может рабо­тать в нескольких режимах, которые задаются подачей на специальные входы КДП напряжений высокого или низкого уровня. Таким образом, КДП задают­ся режимы работы с ОЗУ емкостью 4К, 16К или 64К слов. Кроме того, контроллеру могут быть заданы режимы внут­ренней или внешней регенерации, опережающего чтения, работы с внешним или внутренним генератором. КДП предназначен для построения как функциональ­но независимых модулей, так и модулей, выполненных в стандарте Multibus.

Рисунок 25 – Условно-графическое обозначение КДП К1810ВТ03

AL6-AL0 – адресные входы младшего байта ячеек ОЗУ.

АН6-АН0 – адресные входы старшего байта ячеек ОЗУ.

B0/AL7, В1/ОР1/АН7 – входы выбо­ра банка, выполняющие различные функции в зависимости от выбранного режима. В0, В1 выполняют функ­цию выбора банка и участвуют в форми­ровании сигналов на одном из выходов RAS0, RAS1, RAS2, RAS3.

– защищенный выбор кри­сталла. Сигнал низкого уровня на этом входе инициализирует выполнение функций чтения/записи в ЗУ, причем если сигнал сформирован, то цикл памяти аннулировать нельзя.

– входной сигнал, указывающий КДП на то, что ЦП выполняет функции записи данных в ЗУ. Участвует в формирова­нии сигнала WE.

– входной сигнал, указывающий КДП на то, что ЦП выполняет функцию чтения данных из ЗУ.

REFRQ/ALE – запрос регенерации.

OUT6–OUT0 – выходные сигналы адресов строк и столбцов ЗУ.

– инициализация записи, выходной сигнал (строб), используемый для выполнения функции записи данных в ЗУ.

CAS – строб адреса столбца. Выходной сигнал, вырабатываемый после формирования на выходах OUT6–OUT0 старшего байта ЗУ, с помощью которого осуществляется запись (защелкивание) на внутренних регистрах ИС ЗУ старшего байта адреса.

RAS0, RAS1, RAS2/OUT7, RAS3/B0 – стробы адреса строки. Вы­ходные сигналы, выполняющие различные функции в зависимости от выбранно­го режима. В режиме 16К все четыре сигнала являются стробами младшего байта адреса ЗУ для различных банков и выполняют аналогичную функцию, как и сигнал CAS. Низкий уровень сигнала на одном из выходов (RAS0–RAS3) вырабатывается в зависимости от кода на входах ВО, В1.

– готовность данных. Выходной сигнал, вырабатываемый КДП в конце цикла чтения/записи и сообщающий ЦП об окончании цикла взаимо­действия.

– готовность системы. Выходной сигнал, вырабатываемый КДП в начале цикла обращения к памяти.

Х0/ОР2, X1/CLK – выходные линии для подключения внешнего кварцево­го резонатора.

Тут вы можете оставить комментарий к выбранному абзацу или сообщить об ошибке.

Оставленные комментарии видны всем.

Соседние файлы в папке курсовой проект