2.10.2 Формирование магистралей адреса, данных и управления

микроЭВМ.

Схемы формирования магистралей адреса, данных и управления различны при включении МП К1810ВМ86 в мини­мальном или максимальном режиме.

Рисунок 18 - Формиро­вание магистралей адреса и данных при работе

БИС ЦП К1810ВМ86 в мини­мальном режиме

В минимальном режиме магистраль управления образуется сигналами: — обращение к памяти или к УВВ, - строб чтения данных, — строб записи данных, — строб чтения вектора прерываний, а для управления регистрами магистрали адреса и формирователя­ми магистрали данных используются сигналы приема-передачи — и разрешения обмена данными — (рисунок 18).

В максимальном режиме для формирования управляющих сигналов применяют системный контроллер КР1810ВГ88, об­рабатывающий сигналы SO, SI, S2 состояния МП.

МП К1810ВМ86 можно подключать к общей многопроцес­сорной магистрали ИЧ1 (MULTIBUS); при этом для арбитража доступа МП БИС к магистрали необходимо использовать арбитр магистрали БИС К1810ВБ89 (рисунок 19).

Рисунок 19 - Подключение МП БИС К1810ВМ86 в мак­симальном

режиме к мультиплексорной магистра­ли ИЧ1 (MULTIBUS)

При необходимости захвата магистрали процессором арбитр вырабатывает сигналы запроса захвата магистрали и всеобщего запроса . Если магистраль свободна ( рав­но 1) и есть разрешение с внешнего арбитра распределения приоритетов (при параллельной обработке приоритетов), то формируется сигнал захвата магистрали и по сигналу информация с внутренней магистрали адреса выдается на ма­гистраль ИЧ1. Этот же сигнал разрешает системному контроллеру К1810ВГ88 выдать на магистраль сигналы управления , MWTC, , IOWC.

Сигнал используется в схемах с последовательным заданием приоритетов для трансляции сигнала разрешения до­ступа (в том случае, когда процессор не требует доступа к магистрали) арбитру с более низким приоритетом (приоритет задается последовательностью соединения арбитров) на его вход для дальнейшей обработки.

Для монопольного захвата магистрали на время выполне­ния одной команды (с префиксом ) процессор может вы­рабатывать сигнал .

3 Разработка систем памяти

3.1 БИС ОЗУ К565РУ6

ОЗУ динамического типа серии К565. Микросхемы серии К565 представляют со­бой оперативные запоминающие устрой­ства с произвольной выборкой динамиче­ского типа, изготавливаются по n-канальной МОП-технологии с кремниевы­ми затворами и двумя типами транзисто­ров (с индуцированным и встроенным ка­налом) и предназначены для построения накопителей ОЗУ большой емкости.

В состав серии входят: К565РУ5 (Б, В, Г, Д) емкостью 65 536 бит с организацией 65536x1 бит; К565РУ5 (Д1, Д2) ем­костью 32 763 бит с организацией 32 768 х I бит; К565РУ5 (ДЗ, Д4) ем­костью 16 384 бит с организацией 16 384 х 1 бит; КР565РУ6 (Б, В, Г, Д) ем­костью 16 384 бит с организацией 16384 х 1 бит. Внешние сигналы: RAS — сигнал выбора адреса строк, С AS — сигнал выбора адреса столбцов, WE — сигнал записи/считывания, а также сигналы, вы­рабатываемые схемой управления, обес­печивают работу ОЗУ в режимах считыва­ния, записи, постраничного считывания или постраничной записи, считывания-модификации-записи, регенерации по сиг­налу RAS.

Временные диаграммы работы микро­схем в режимах считывания, записи. считывание — модификация — запись, реге­нерации приведены на рисунке 5 г - ж. Это позволяет при работе в страничном режиме получить значительный выигрыш в быстродействии. Внутри страничного режима возможна любая комбинация ре­жимов записи, считывания и считыва­ние — модификация — запись.

Регенерация информации в динамиче­ских ячейках памяти осуществляется за 128 циклов путем обращения к каждой из 128 строк не ранее, чем через каждые 2 мс перебором адресов /1(0 — 6). Регене­рация может быть осуществлена в любом из режимов ОЗУ, однако наиболее про­сто ее выполнить в режиме регенерации по сигналу RAS. когда сигнал CAS нахо­дится в неактивном высоком логическом состоянии (регенерация сигналом RAS). При регенерации в этом режиме имеет место минимальная потребляемая мощ­ность. При эксплуатации микросхем не­обходимо помнить, что после подачи на­пряжения питания БИС ОЗУ переходит в нормальный режим функционирования через 2,0 мс и требует проведения затем 16 рабочих циклов регенерации.

Основные электрические и временные параметры БИС ОЗУ К565РУ5, КР565РУ6 при температуре 25±10⁰С приведены в таблице 4.

Таблице 4 – Основные электрические и временные параметры БИС ОЗУ

К565РУ5, КР565РУ6

Рисунок 5 – Временные диаграммы работы микро­схем и их условные

графические изображения

Рисунок 6 – Структура микросхемы динамического ОЗУ

2. БИС ПЗУ К541РТ2

К541РТ2 - программируемые ПЗУ, изготовлены по ТТЛШ-технологии. Функциональный состав серии включает микросхемы емкостью до 64К бит со словарной 4- и 8-разрядной организацией с временем выборки 45 ... 85 нс и уровнем потребляемой мощности от 0,6 до 1 Вт.

Основные характеристики:

Потребляемая мощность Р_потр, мВт 770

Емкость, бит 2Кх8

Время цикла записи/чтения , нс 100

Исходное состояние 0

Рисунок 20 - Цоколевка корпуса ПЗУ К541РТ2

CS1, CS2, CS3 – управляющие сигналы

А0-А10 – входы адреса

DO – выходные данные

0V – общий вывод микросхемы

Ucc – напряжение питания

На рисунке 21 представлена структура ПЗУ К541РТ2.

Матрица до программирования, т. е. в исходном состоянии, содержит однородный массив проводящих перемычек, соеди­няющих строки и столбцы во всех точках их пересечений. Пере­мычки устанавливают из нихрома. Перемычка в матрице вы­полняет роль ЭП. Наличие перемычки кодируют логической 1, если усилитель считывания является повторителем, и логическим 0, если усилитель считывания — инвертор. Микросхема ППЗУ в исходном состоянии перед программированием в зависимости от характеристики выходно­го усилителя может иметь заполнение матрицы либо логическим 0, либо логической 1.

Рисунок 21 - Структура ПЗУ К541РТ2

Программирование микросхемы, матрица которой в исходном состоянии заполнена 0, заключается в пережигании перемычек в тех ЭП, где должны храниться 1. Если матрица в исходном ее стоянии заполнена 1, то пережигают перемычки в ЭП, где должны храниться 0.

Работа запрограммированной микросхемы ПЗУ К556РТ6 в режим считывания осуществляется следующим образом: на выходы селекторов включены усилители считывания, стробируемые сигналами СS1 и СS2. При СS1=СS2=0 усилители открыты для считывания информации, при других комбинациях этих сигналов — закрыты и на их выходах устанавливаются уровни 1.

Выборку 4-разрядного слова осуществляют 8-разрядным кодом адреса, поступающим на адресный формирователь F, кото­рый необходим для согласования схем на кристалле с внешними цепями, и затем на входы дешифраторов строк А7—А3 и столб­цов А2—А0. На одном из выходов каждого дешифратора форми­руются высокие уровни напряжения, которые выбирают из мат­рицы 4-разрядное слово. На выход микросхемы выбранное сло­во поступает при разрешающих сигналах управления считыва­нием СS1 = СS2=0.

Подключение ПЗУ к шинам данных и адреса производится также посредством буферного регистра и шинного формирователя. Разница в том, что постоянное запоминающее устройство не нуждается в управляющем сигнале от МП на разрешение записи/считывания W/R, и, соответственно, не имеет данного входа.

4 РАЗРАБОТКА ПОДСИСТЕМ ВВОДА/ВЫВОДА, ПРЕРЫВАНИЙ, ПДП

4.1 Программируемый параллельный интерфейс подсистемы ввода/

вывода КР580ВВ55

Ммкропроцессорная БИС программируемого параллельного интерфейса КР58ОВВ55 предназначена для организации ввода/вывода парал­лельной информации различного форма­та и позволяет реализовать большинство известных протоколов обмена по парал­лельным каналам. БИС програм­мируемого параллельного интерфейса (ППИ) может использоваться для сопря­жения микропроцессора со стандартным периферийным оборудованием (дисплеем, телетайпом, накопителем).

Структурная схема ППИ приведена на рисунке 9.

Рисунок 9 — Структурная схема программируемого параллельного интер-

фейса КР580ВВ55

В состав БИС входят: двуна­правленный 8-разрядный буфер данных (ВD), связывающий ППИ с системной шиной данных; блок управления запи­сью/чтением (RWCU), обеспечивающий управление внешними и внутренними передачами данных, управляющих слов и информации о состоянии ППИ; три 8-разрядных канала ввода/вывода (РОRТ А, В и С) для обмена информацией с внешними устройствами; схема упра­вления группой А (СUA), вырабатываю­щая сигналы управления каналом А и старшими разрядами канала С[РС(7-4)]; схема управления группой В (СUВ), вырабатывающая сигналы упра­вления каналом В и младшими разряда­ми канала С[РС(3-0)].

Таблица 9 — Описание выводов программируемого параллельного интер-

фейса КР580ВВ55.

Обозначение вывода	Номер контакта	Назначение вывода
1	2	3
D(7-0)	27; 28; 29; 30; 31; 32; 33; 34	Вход/выход данных
RD	5	Чтение; L-уровень сигнала разрешает считывание информации из регистра, адресуемого по входам А0, А1 на шину D(7-0)
WR	36	Запись; L-уровень сигнала разрешает запись информации с шипы D(7—0) в регистр ППИ, адресуемый по входам А0, А1
АО, А1	9; 8	Входы для адресации внутренних регистров ППИ
RESET	35	Сброс; H-уровень сигнала обнуляет регистр управляющего слова и уста-навливает все порты в режим ввода
CS	6	Выбор микросхемы; L-уровень сигнала подключает ППИ к системной шине
РА(7-0)	37; 38; 39; 40; 1; 2; 3; 4	Вход/выход канала А
РВ(7-0)	15; 24; 23; 22; 21; 20;19; 18	Вход/выход канала В
РС(7-0)	10; 11; 12; 13; 17; 16; 15; 14	Вход/выход канала С
Ucc	26	Напряжение питания ( + 5 В)
GND	7	Напряжение питания (0 В)

Назначения входных, выходных и управляющих сигналов ППИ приве­дены при описании выводов микросхемы в таблице 9. Сопряжение БИС КР580ВВ55 со стандартной системной шиной показа­но на рисунке 10. Сигналы управления ра­ботой ППИ подаются на блок К\УС11 и вместе с адресными входа­ми АО, А1 задают вид операции, выпол­няемой БИС.

Рисунок 10 — Схема сопряжения программируемого параллельного ин-

терфейса КР580ВВ55 со стандартной системной шиной

Основные электрические параметры микросхемы КР580ВВ55 следующие:

Выходное напряжение логического нуля U_OL, В 0,4.

Выходное напряжение логической единицы U_OH, В 2,4.

Ток потребления от источника питания I_CC, мА 60.

Ток утечки каналов А, В, С, D

при невыбранном режиме I_IOZ, мкА 100,...,100;

Ток утечки на управляющих входах I_IL, мкА —10,...,10.

4.2 Подсистема прерываний

Микропроцессорная БИС име­ет простую и изменяющуюся систему прерываний. Прерыва­ния могут быть вызваны внеш­ними устройствами, выполнени­ем соответствующих команд, а также инициированы самой МП БИС (внутренние преры­вания). Существует 256 раз­личных типов прерываний.

Для подачи прерываний в МП БИС имеются два входа:

INTR – Interrupt Reguest и NMI – Non Masking Inter­rupt (рисунок 24).

Рисунок 11 – Возможные способы формирования прерываний в МП

К1810ВМ6

Вход INT обычно используется для под­ключения программируемого блока приоритетных преры­ваний (БПП). По функциональному назначению микро­схема БПП аналогична схеме КР580ИК59 и является дальнейшей ее модификацией. Режимы работы БПП могут быть заданы программно. Основные задачи БПП – полу­чение запросов прерывания от различных внешних уст­ройств, определение сигнала с высшим приоритетом, формирование запроса прерывания на входе МП БИС и сообщение номера текущего обслуживаемого внешнего устройства. Прерывания по входу INT могут быть маски­рованы путем записи «0» или «1» в разряд 1 флагового регистра МП БИС.

Микропроцессорная БИС реагирует на поступление запроса прерывания по входу INTR последовательным выполнением двух машинных циклов обслуживания пре­рывания: первый указывает БПП, что запрос прерывания был воспринят, и начинает обслуживаться; на втором БПП выдает на МД байт данных, указывающий тип пре­рывания (0–255). При работе МП БИС с максималь­ной конфигурацией системы на интервале двух циклов INTA на выходе LOCK формируется сигнал, запрещаю­щий другим процессорам системы пользоваться магистра­лями.

Внешние устройства могут подавать запросы прерыва­ния на второй вход NMI МП БИС. На этом входе запрос воспринимается и записывается в МП БИС по фронту поступающего импульса, не может быть маскирован и имеет высший приоритет по отношению к запросам, по­ступающим на вход INTR. Обычно вход NMI используют для указания МП БИС о каких-либо сбоях в системе (сбоях в источнике питания, ошибках в памяти). При определении наличия сигнала на входе NMl МП БИС нет необходимости получать код для инициализации про­цесса обслуживания прерывания и соответственно она не формирует два машинных цикла INTA в ответ на запрос по входу NMI.

Внутренние прерывания формируются за счет выполне­ния МП БИС команды прерывания (тип команды зависит от источника прерывания).

При установке флага переполнения О=1 в результате выполнения какой-либо команды программы формируется команда прерывания – INTO (прерывание по перепол­нению).

Микропроцессорная БИС формирует прерывание сразу же после выполнения команд DIV или IDIV, если частное от деления больше, чем разрядность используемых ре­гистров.

При установке флага Т=1 МП БИС автоматически формирует прерывание, которое воздействует сразу после выполнения любой текущей команды. Этот тип прерывания называют одношаговым или первым типом, и он является мощным средством при отладке программ. При выполне­нии одношагового типа прерывания МП БИС производит обычную последовательность операций, а именно записы­вает в стек флаги МП БИС, содержимое регистров CS и IP. В дополнение к этому очищаются флаги I и Т. В ре­гистры CS и IP записываются соответственно из адресов 00006, 00007 и 00004, 00005 новые значения базового адреса сегмента и смещения для передачи управ­ления на соответствующую подпрограмму обслуживания прерывания. В качестве такой подпрограммы может быть использована подпрограмма выдачи результата выполнения программы на печать, дисплей и т. д. По окончании выполнения подпрограммы после получения команды IRET (возврат из подпрограммы) из стека извлекаются и записываются в МП БИС флаги и содержимое регистров IP и СР. Из приведенных пояснений ясно, что при выполне­нии одношагового типа прерывания МП БИС обслуживает прерывания обычным способом. Однако обеспечение вы­вода результатов выполнения отдельных блоков в про­грамме или даже отдельных команд с целью их последую­щего анализа путем задания в нужном месте программ режима одношаговых преры­ваний является удобным сред­ством при исследовании ра­боты программ.

Типы внутренних пре­рываний имеют ряд общих свойств:

1) код прерывания сообщается МП БИС перед командой или включен в команду прерывания;

2) на выходе МП БИС не форми­руются сигналы INTA;

3) за исключением одношагового типа, внутренние прерывания не могут быть программно отключены;

4) за исключе­нием одношагового типа, лю­бой из внутренних прерыва­ний имеет более высокий приоритет по отношению к внеш­ним прерываниям.

Любой из 256 возможных типов прерывания характери­зуется вектором прерывания. Векторы прерывания зани­мают 1К байт адресного пространства. На рисунке 25 показа­но распределение начал векторов прерывания по адресам памяти. Как видно из рисунка, каждый вектор занимает четыре ячейки памяти, при этом два младших адреса в векторе используются для записи смещения в сегменте, а два старших — для записи базового адреса сегмента.

Рисунок 12 – Распределение векторов прерываний в памяти микроЭВМ

Формирование адреса передачи управления на соответ­ствующую подпрограмму обслуживания прерывания в BIU происходит так же, как и при обращении к любой ячейке памяти, а именно: содержимое двух младших адре­сов вектора прерывания записывается в регистр IP, coдержимое старших двух адресов записывается в регистр CS. После этого содержимое CS смещается на четыре раз­ряда влево и откладывается с содержимым IP. Полученное 20-разрядное число определяет адрес начала подпрограм­мы прерывания.

В данной микропроцессорной системе используется контроллер прерываний К1810ВН59А. Структурная схема изображена на рисунке 26.

Рисунок 13 – Структурная схема контроллера прерываний К1810ВН59А

Включение контроллера прерываний в систему показано на рисунке 27.

Рисунок 14 – Включение контроллера прерываний в МПС

Контроллер принимает запросы от внешних устройств, определяет, какой из незамаскированных запросов имеет наивысший приоритет, сравнивает его с приоритетом текущей программы и при соответствующих условиях выдает запрос прерывания INT для МП. После подтверждения запроса МП должен получить от котроллера информацию, которая укажет на подпрограмму, соответствующую данному ВУ.