- •САПР Xilinx Foundation Series
- •ВХОД В СИСТЕМУ
- •Открытие нового проекта
- •ВВОД И РЕДАКТИРОВАНИЕ СХЕМЫ
- •Как задать размер листа и присвоить ему имя
- •ОСНОВНЫЕ ОПЕРАЦИИ
- •Выбор элемента
- •Перемещение элемента или фрагмента схемы
- •Удаление элемента
- •Присвоение имени элементу
- •Рисование цепи
- •Перемещение цепи
- •Удаление цепи
- •Присвоение имени цепи
- •Переименование цепи
- •Удаление имени цепи
- •Задание констант 0 и 1
- •ШИННЫЕ СОЕДИНЕНИЯ
- •Пример простого шинного соединения
- •Шинные контакты элемента
- •Правила соединений
- •Простые и сложные шины
- •Примеры шинных соединений
- •Редактирование изображения шины
- •Контроль соединений
- •Сохранение схемы
- •ФОРМИРОВАНИЕ СОБСТВЕННОЙ БИБЛИОТЕКИ МОДЕЛЕЙ ЭЛЕМЕНТОВ
- •СОЗДАНИЕ МАКРОЭЛЕМЕНТА НА ОСНОВЕ БАЗОВЫХ ЭЛЕМЕНТОВ
- •Создание макроэлемента
- •Выбор макроэлемента из библиотеки
- •Редактирование УГО макроэлемента
- •ВВОД И ОТЛАДКА МАКРОЭЛЕМЕНТА НА VHDL
- •Ввод описания макроэлемента
- •Ввод описания архитектуры объекта с использованием Language Assistant
- •Сохранение документа
- •Проверка синтаксиса
- •Редактирование текста описания
- •Синтез макроэлемента
- •Создание VHDL-макроса
- •Выбор макроса из библиотеки
- •Редактирование УГО макроэлемента
- •Коррекция VHDL-описания макроэлемента
- •Автоматическое создание модели памяти
- •Редактирование начального состояния памяти
- •ФУНКЦИОНАЛЬНОЕ МОДЕЛИРОВАНИЕ СХЕМЫ
- •Окно моделирования схемы
- •Выбор контрольных точек схемы
- •Удаление контрольных точек из окна моделирования
- •Изменение порядка имен в окне моделирования
- •Задание входных воздействий
- •Задание синхросигналов
- •Как отсоединить генератор от внешнего входа схемы
- •Задание входных воздействий в окне моделирования
- •Выполнение моделирования схемы
- •Сохранение результатов моделирования
- •Моделирование макроэлемента
- •РЕАЛИЗАЦИЯ ПРОЕКТА НА ПЛИС
- •ПОДГОТОВКА СХЕМЫ ДЛЯ РАЗМЕЩЕНИЯ ЕЁ НА ПЛИС
- •Универсальный лабораторный стенд
- •Макроэлементы органов управления стенда
- •Подключение макроэлементов стенда к проекту
- •РАЗМЕЩЕНИЕ СХЕМЫ НА КРИСТАЛЛЕ
- •ВРЕМЕННОЕ МОДЕЛИРОВАНИЕ СХЕМЫ
- •Измерение задержек на временной диаграмме
- •ЗАГРУЗКА ПРОЕКТА В ПЛИС
- •ПРОСМОТР РЕЗУЛЬТАТОВ РАЗМЕЩЕНИЯ СХЕМЫ
- •ВВЕДЕНИЕ В ЯЗЫК VHDL
- •ВЫБРАННЫЕ МЕСТА ИЗ ОПИСАНИЯ ЯЗЫКА VHDL
- •Структура описания объекта проекта
- •Интерфейс объекта проекта
- •Синтаксис
- •Тип сигнала
- •О правилах записи программы
- •Описание архитектуры объекта
- •Синтаксис
- •Параллельные операторы
- •Стили описаний архитектур
- •Элементы потокового проектирования
- •Элементы поведенческого проектирования
- •VHDL-стандарты IEEE
- •Пакеты std_logic_arith, std_logic_signed u std_logic_unsigned
- •Библиотеки и пакеты
- •Логические элементы
- •Триггеры
- •Мультиплексоры
- •Дешифратор
- •Сумматоры
- •Счетчики
- •Регистры
- •Исходные данные
- •Составление программной модели АЛУ
- •СПИСОК ЛИТЕРАТУРЫ
Регистры
Регистры по количеству возможных вариантов дополнительных управляющих входов почти так же многочисленны, как триггеры и счетчики. Расшифровка обозначения этих дополнительных управляющих входов полностью совпадает с их обозначением у счетчиков (см. рис. П.1.36). Обозначение регистров отличается от обозначения счетчиков в первых двух символах.
Регистры хранения (Data Register), которые представляют собой совокупность D-триггеров, объединенных общими управляющими входами, обозначаются как FDxxx. Регистры сдвига (Shift Register) имеют обозначение SRxxx.
Регистры в библиотеке элементов имеют разрядность 4, 8 и 16. Их построение однотипно, поэтому рассмотрение будет проведено на примере четырехразрядных регистров с различным набором микроопераций.
Регистр хранения с асинхронным сбросом и разрешением тактового сигнала
(FD4CE, FD8CE, FD16CE)
Условное графическое обозначение четырехразрядного регистра хранения FD4CE показано на рис. П.1.43, а его внутренняя структура — на рис. П.1.44.
Рис. П.1.43. Условное графическое обозначение регистра FD4CE: D0 — D3 — информационные входы D; С — вход синхронизации; CLR — вход сброса регистра в нуль; СЕ — вход разрешения тактового сигнала; Q0 — Q3 — выходы регистра
166
Рис. П.1.44. Внутренняя структура регистра FD4CE
Сдвиговый регистр с асинхронным сбросом, входом разрешения тактового сигнала, последовательным
и параллельными входами данных и параллельными выходами
(SR4CLE, SR8CLE, SR16CLE)
Условное графическое обозначение четырехразрядного регистра сдвига SR4CLE показано на рис. П.1.45. Микрооперации, выпол-
167
няемые регистром сдвига SR4CLE, приведены в табл. П.1.18, а его внутренняя структура — на рис. П.1.46.
Рис. П.1.45. Условное графическое обозначение регистра сдвига SR4CLE: С — вход синхронизации; СЕ — вход разрешения тактового сигнала; CLR — вход сброса регистра в нуль; SLI — последовательный вход данных; L — вход разрешения параллельной загрузки; D0 — D3 — параллельные входы данных 0 — 3 разряды); Q0 — Q3 — выходы (0 — 3 разряды)
Таблица П.1.18
Микрооперации регистра сдвига SR4CLE
|
|
|
Входы |
|
|
|
Выходы |
|
|
CLR |
|
L |
CE |
SLI |
C |
Q3 |
Q2 |
Q1 |
Q0 |
1 |
|
X |
X |
X |
X |
0 |
0 |
0 |
0 |
0 |
1 |
X |
X |
0/1 |
D3 |
D2 |
D1 |
D0 |
|
0 |
0 |
1 |
0 |
0/1 |
Q2 |
Q1 |
Q0 |
0 |
|
0 |
0 |
1 |
1 |
0/1 |
Q2 |
Q1 |
Q0 |
1 |
|
0 |
|
0 |
0 |
Х |
Х |
Q3 |
Q2 |
Q1 |
Q0 |
168
Рис. П.1.46. Внутренняя структура регистра сдвига SR4CLE
169
Реверсивный сдвиговый регистр с асинхронным сбросом, входом разрешения тактового сигнала, последовательным и параллельными входами данных и параллельными выходами
(SR4CLED, SR8CLED, SR16CLED)
Условное графическое обозначение четырехразрядного реверсивного регистра сдвига SR4CLED показано на рис. П.1.47. Микрооперации, выполняемые регистром сдвига SR4CLED, приведены в табл. П.1.19, а его внутренняя структура — на рис. П.1.48.
Рис. П.1.47. Условное графическое обозначение регистра сдвига SR4CLED: С — вход синхронизации; СЕ — вход разрешения тактового сигнала; CLR — вход сброса регистра в нуль; SLI — последовательный вход данных при сдвиге от Q0 к Q3; SRI — последовательный вход данных при сдвиге от Q3 к Q0; L — вход разрешения параллельной загрузки; LEFT — вход сигнала направления сдвига, D0 — D3 — параллельные входы данных (0 — 3 разряды); Q0 — Q3 — выходы (0 — 3 разряды)
Таблица П.1.19
Микрооперации регистра сдвига SR4CLED
|
|
|
Входы |
|
|
|
Выходы |
|
|
CLR |
|
L |
CE |
LEFT |
C |
Q3 |
Q2 |
Q1 |
Q0 |
1 |
|
X |
X |
X |
X |
0 |
0 |
0 |
0 |
0 |
1 |
X |
X |
0/1 |
D3 |
D2 |
D1 |
D0 |
|
0 |
0 |
1 |
0 |
0/1 |
SRI |
Q3 |
Q2 |
Q1 |
|
0 |
0 |
1 |
1 |
0/1 |
Q2 |
Q1 |
Q0 |
SLI |
|
0 |
|
0 |
0 |
Х |
Х |
Q3 |
Q2 |
Q1 |
Q0 |
У реверсивного сдвигового регистра направление сдвига определяется состоянием управляющего входа LEFT. В случае сдвига «вправо» (в сторону младших индексов) старший разряд принимает значение, равное состояниию на входе SRI.
170
При сдвиге влево предыдущее состояние выходов сдвигается в сторону больших индексов. При этом в самый младший разряд вдвигается новое значение, которое присутствует на информационном входе SLI.
Рис. П.1.48. Внутренняя структура реверсивного регистра сдвига SR4CLED
171