Рис. 101. Окно iMPACT с меню
ПРОСМОТР РЕЗУЛЬТАТОВ РАЗМЕЩЕНИЯ СХЕМЫ
В процессе выполнения процедуры размещения схемы на кристалле (см. рис. 91) система проектирования формирует отчеты по каждому этапу этой процедуры. Для просмотра отчетов выполните следующие действия.
1.Щелкните закладку Reports в главном окне системы Project Manager (см. рис. 4). Появится изображение сформированных отче-
тов (рис. 102).
2.В окне Project Manager дважды щелкните папку Implementation Report Files (см. рис. 102). Откроется окно просмотра отче-
тов (рис. 103).
94
Рис. 102. Окно Project Manager с открытой закладкой Reports
Рис. 103. Окно просмотра отчетов Report Browser
3.Дважды щелкнув в окне Report Browser по пиктограмме Place
&Route Report (см. рис. 103), можно в отрывшемся листинге прочитать, какие ресурсы ПЛИС были израсходованы на реализацию проекта (листинг 1).
4.Дважды щелкнув в окне Report Browser по пиктограмме Post Layout Timing Report (см. рис. 103), можно в отрывшемся листинге прочитать динамические характеристики спроектированной схемы (листинг 2).
Результаты размещения логики и связей на кристалле FPGA можно увидеть с помощью графического средства FPGA Editor.
95
Листинг 1. Отчет об используемых ресурсах ПЛИС
Device utilization summary: |
|
|
|
|
Number of External IOBs |
26 |
out of 112 |
42% |
|
Flops: |
0 |
|
|
|
Latches: |
0 |
|
|
|
Number of CLBs |
37 |
out of 196 |
18% |
|
Total CLB Flops: |
29 |
out of 392 |
7% |
|
4 |
input LUTs: |
58 |
out of 392 |
14% |
3 |
input LUTs: |
20 |
out of 196 |
10% |
Number of SEC-CLKs |
1 |
out of 4 |
25% |
|
Листинг 2. Динамические характеристики
Timing summary:
---------------
Design statistics:
Minimum period: 42.928ns (Maximum frequency: 23.295MHz) Maximum net delay: 9.171ns
Для просмотра кристалла с размещенной схемой необходимо открыть FPGA Editor.
1.В строке меню главного окна системы Project Manager выпол-
ните команду Tools/Implementation/FPGA Editor (рис. 104). На фоне открывшегося окна FPGA Editor появится окно с именем проекта (рис. 105).
2.Для открытия результата размещения щелкните по имени проекта (см. рис. 105). В окне FPGA Editor появится изображение кристалла с размещенной схемой (рис. 106).
96
Рис. 104. Открытие графического средства FPGA Editor
Рис. 105. Открытие файла
97
Рис. 106. Размещение схемы на кристалле
В основном поле этого окна показаны задействованные блоки конфигурируемой логики (CLB), а также связи между блоками (см.
рис. 106).
Также можно просмотреть задействованные ресурсы каждого CLB. Для просмотра содержимого блока конфигурируемой логики (CLB) дважды щелкните по его изображению. Появится окно, в котором будет показано содержимое блока конфигурируемой логи-
ки (рис. 107).
98
Рис. 107. Содержимое блока конфигурируемой логики