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6 - 24 |
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CHUNG-YU WU |
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CC +Cω |
|
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dt |
|
|
|
|
|
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|||||||
§ 6-4.2 Single-stage OP AMPs
SR = Io
CL
Different phase margins
Þ different settling behavior.
- |
Vo |
|
+ |
||
CL |
||
Vi |
||
|
Io First-stage bias current
SR of the folded cascode OP AMPs
|
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+ VDD |
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I |
p |
M5 |
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- VSS |
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SR = Io
CL
* If Ip=Io, we can keep M5, M1 and Io current source in saturation.
6 - 25
CHUNG-YU WU
The change of Vx is not significant because the gain of the
common-source amplifier M1 is nearly equal to –1. When M2 is
turned on, the recovery time of Vx is very short.
*If Ip < Io, the current source Io is forced to linear region and Vs ↓
Vx ↓ . The decrease of Vx is large. Thus the recovery time of Vx
when M2 is turned on is very long, Þ The settling is slow down. How to solve this problem?
(1)Keep Ip = Io as the optimal design.
(2)Add clamping devices between VDD and Vx(VY)
+VDD
VBIAS1 |
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M12 |
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X 
In normal operation, M11 and M12 are turned off by setting
VDD-Vx < VTH11,VTH12.
§6-5 Power supply rejection ratio (PSRR)
§6-5.1 Low frequency analysis for integrators
+ VDD
M3 
M4
Cgd |
|
Vin |
M2 |
M1 |
|
Cgs |
|
|
Io |
|
- VSS |
|
CI |
|
CC |
gain |
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stage |
|
6 - 26
¶V |
|
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CHUNG-YU WU |
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-VSS
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Cg s |
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CI 2gm1 ¶VDD |
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CI ë |
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2gm3 û |
|
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CI
VDD |
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Cgd |
- |
|
+ |
||
|
|
Ref. : IEEE , JSSC , vol.SC-15 , pp.929-938 , Dec. 1980.
*Cgs / CI and Cgd / CI have a strong effect on PSRR+ and PSRR-.
*Small CI Þ chip area↓ but PSRR↓.
§6-5.2 High frequency analysis for OP AMP’s
Ref. : IEEE JSSC , vol. sc-19 , pp. 919-925 , Dec. 1984.
+VDD
M3 |
M4 |
M6 |
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CC |
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V1 |
V |
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|
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Vi + |
M2 |
Vi - |
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M1 |
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M5 |
M7 |
VBIAS |
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- VSS |
6 - 27
CHUNG-YU WU
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Vio |
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VSS |
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V1 |
CC Rz=1/gm2 |
Vio |
Go1 |
gm2(V1-Vi ) |
Go2 |
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|
gm1Vio |
C1 |
|
~ Vi( from VDD )
PSRR+ (s) @ s +Go 1Go 2 /( gm2 Cc ) s + gm1 / Cc
where Go1=go4 ( go2 is connected to the drain of M5 which is open-circuited, i.e. rds5 ® ¥)
(rds7 ® ¥)
Go1Go2/(gm2Cc) < gm1/Cc
Þ Low-frequency LHP zero degrades the PSRR .
6 - 28
CHUNG-YU WU
*To improve PSRR, Cc must be decoupled from the gate of M6 to eliminate the LHP zero .
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