Агаханян Електронные устройства в медицинских приборах 2010

Возможный вариант построения разряда АЛУ показан на рис. 8.13. В каждом разряде АЛУ имеются блоки формирования логических функций (БФЛФ) и вспомогательных функций (БФВФ). Режим работы АЛУ определяется сигналом на входе М: при М = 0 выполняются арифметические операции, при М = 1 – логические операции. Для обеспечения ускоренного переноса при выполнении арифметических операций в разряд AЛУ обычно включают блок формирования переноса (БФП). Для выполнения логических операций необходимость в переносах отпадает, поэтому БФП блокируется сигналом М = 1.

Для упрощения структуры АЛУ обычно арифметические операции FA реализуются на базе логических функций FЛ в соответствии с выражением

FAi = FЛi Сi = FЛi Ci,

где FAi = f (Ai , Bi ,Ci ) ; FЛi = f(Ai, Bi) – соответственно арифметические и логические функции, выполняемые над i разрядами обрабатываемых чисел Ai, Bi; Ci – арифметический перенос из предыдущего разряда.

Рис. 8.13. Структура АЛУ с последовательным формированием вспомогательных и логических функций

Наиболее часто выполняемой АЛУ арифметической операцией является сложение. При сложении двух чисел независимо от системы счисления при помощи сумматора в каждом разряде производится сложение трех цифр: две цифры данного разряда первого и

401

Ki = Ai Bi = Ai Bi + Ai Bi ,

которая принимает нулевое значение только в случае равенства

Ai и Bi.

Если числа А и В представлены в последовательном коде, то для их сравнения можно воспользоваться последовательным компаратором, функциональная схема которого показана на рис. 8.14. Сравниваемые числа А и В подаются младшими разрядами вперед,

а значения вспомогательных функций F1 = Аi (Ai + Bi ) = Ai Bi и F2 = Bi ( Ai + Bi ) = Bi Ai запоминаются с помощью триггеров D4 и

D5. Если Ai = 1; Bi = 0, то F1 = 0, а F2 = 1. Если Ai = 0; Bi = 1, то

F1 = 1, а F2 = 0. Наконец, если Ai = Bi, то F1 = F2 = 0.

Рис. 8.14. Функциональная схема последовательного компаратора

При последовательном сравнении необходимо учесть вес разрядов. Для этого выходные сигналы элементов D2 и D3 подаются на входы JК-триггеров D4 и D5, и при значении функции F1 = 1 или F2 = 1 в одном из триггеров устанавливается 1, а в другом – 0. Анализ состояний триггеров через п тактов позволяет установить справедливость одного из следующих соотношений: А > В; A < В; А = В.

Недостатком последовательных компараторов является их низкое быстродействие. Более высоким быстродействием обладают параллельные компараторы, в которых равенство чисел А и В устанавливается поразрядным сравнением одновременно во всех разрядах.

Бóльшими функциональными возможностями обладают компараторы, позволяющие не только фиксировать факт равенства двух чисел, но и производить их относительное сравнение.

403

Входы А0, А1, А2, A3 и В0, В1, B2, В3 предназначены для подачи двух 4-разрядных чисел, подлежащих обработке. Входы S0, S1, S2, S3 управляют выбором вида функции (одной из 16), вход М – выбором типа функции: при М = 0 АЛУ реализует арифметические операции, а когда М = 1 – логические операции. Вход С0 – это вход переноса из младшего разряда.

На выходах F0, F1, F2, F3 выдается результат выполненной операции, а из выхода C4 формируется перенос в старший разряд. На

выходы G ′ и P′ выведены вспомогательные функции для организации ускоренного переноса. Результаты сравнения чисел А и В появляются на выходе компаратора K: при А = В на выходе K = 1. При работе в позитивной логике все переменные, за исключением С0 и С4, представлены в прямом коде.

Логические элементы D1, ..., D12 образуют блок формирования

вспомогательных функций Р0′ , Р1′, Р2′ , Р3′, G0′, G1′ , G2′, G3′. Вид вспомогательных функций зависит от реализуемой операции и определяется набором сигналов на входах управления S0, S1, S2, S3.

БФП на логических элементах D4, ..., D21 обеспечивает ускоренное образование переноса во все разряды АЛУ при выполнении арифметических операций (М = 0). Когда же АЛУ выполняет логические операции, необходимость в переносе отпадает, поэтому сигналом М = 1 блокируется БФП.

Элементы D22, D24, D26, D28 образуют блок нормирования логических функций из вспомогательных функций P′ и G′. Добавляя с помощью элементов D23, D25, D27, D29 сигнал переноса (при М = 0), получают окончательный результат арифметической операции на выходах F0, F1, F2, F3.

Элемент D30 выполняет операцию сравнения двух 4-разрядных чисел А и В (при установлении соответствующего кода на входах S0, S1, S2, S3). При С0 = 1 на выходе компаратора K устанавливается единица, если А = В.

Возможности рассмотренного АЛУ ограничены. В современных микропроцессорных комплектах применяют более совершенные АЛУ, способные выполнять разнообразные арифметические и логические операции.

405

запоминающих ячеек (ЗЯ) можно выполнить в любой момент времени. В ЗУ с последовательной выборкой содержимое каждой ЗЯ может изменяться или выдаваться только через определенные периоды времени Т0, называемые периодом обращения, которые состоят из отдельных тактов, равных количеству ЗЯ. В таких ЗУ на каждый такт происходит последовательный опрос одной ЗЯ, поэтому время записи или считывания информации для различных ЗУ может составлять от 0 до Т0.

Особую группу ЗУ составляют ассоциативные ЗУ (АЗУ), в которых поиск и извлечение информации происходят не по ее адресу (месторасположению), а по некоторому признаку искомой информации, хранящейся в ячейке ЗУ.

По способу организации хранения информации различают одноразрядные ЗУ (с выборкой только одной ЗЯ) и ЗУ со словарной организацией (когда одновременно выбирается группа битов, образующая СЛОВО или часть слова и хранящаяся в 2, 4, 8... ЗЯ).

По способу хранения информации различают ЗУ со статическим или динамическим хранением. В первом из них сохранение информации обеспечивается с помощью постоянного источника питания, при отключении которого информация разрушается. В динамических ЗУ информация сохраняется в виде заряда на конденсаторах, входящих в состав ЗЯ. В таких ЗЯ требуется периодическое восстановление информации путем регенерации заряда на конденсаторах.

Основными параметрами ЗУ являются:

информационная емкость N – максимальный объем хранимой информации, определяемый числом ЗЯ;

быстродействие ЗУ, характеризуемое двумя параметрами:

-временем выборки tв, определяемым интервалом времени между моментом подачи сигнала и появлением информации на выходе ЗУ;

-временем цикла tц, представляющим собой минимально допустимое время между моментом начала одной и моментом начала последующей операции считывания или записи.

Остальные параметры БИС памяти (потребляемая мощность, логические уровни напряжений, помехоустойчивость, нагрузочная способность) определяются так же, как для цифровых ИМС.

407

элементы через входные буферные каскады, предназначенные для согласования уровней входных сигналов с логическими уровнями схем обслуживания. Дешифраторы DC при подаче соответствующих адресных сигналов осуществляют выбор требуемых ЗЯ подачей сигналов выборки на соответствующие шины АШ и РШ, на пересечении которых находятся требуемые ЗЯ.

Режим работы микросхемы – запись, считывание или хранение информации – определяется схемой управления в соответствии с сигналами на ее входах: Din – приема информации; WE – управления режимом записи/считывания (разрешение записи); СЕ – выборки кристалла. Сигнал выборки кристалла на входе СЕ обеспечивает выбор требуемой микросхемы в памяти ЗУ, состоящей из ряда микросхем. Подача управляющего сигнала на вход разрешения записи WE при наличии сигнала выборки кристалла СЕ осуществляет операцию записи. Сигнал на информационном входе Din (0 или 1) определяет информацию, записываемую в соответствующую ЗЯ. Выходной информационный сигнал на выходе Dout имеет уровни, согласующиеся с серийными цифровыми ИМС.

Помимо матричной организации получили также распространение ОЗУ со словарной организацией, в которых каждый адрес инициирует обращение к некоторой группе ЗЯ. Достоинствами таких ОЗУ являются простота схемы управления и ЗЯ, что, однако, приводит к усложнению дешифраторов.

Вкачестве запоминающих ячеек в статических ЗУ обычно применяются простейшие триггеры, дополненные элементами, при помощи которых производится запись и считывание. На рис. 8.17 показана схема такой ячейки типа ТТЛ. Триггер построен на двухэмиттерных транзисторах Т1 и Т2, вторые эмиттеры которых используются для записи и считывания информации. Схема триггера дополнена усилителем записи на транзисторах Т3 и Т4 и дифференциальным усилителем считывания на транзисторах T5 и Т6, в эмиттерные цепи которых включен импульсный источник тока I1.

Врежиме хранения информации ток I1 = 0, поэтому транзисторы Т5 и Т6 оказываются закрытыми, и на выходе усилителя считывания сигнал, определяемый разностью потенциалов коллекторов Т5 и Т6, равняется нулю. В этом режиме и триггер работает со

409