2001г.

Московский институт электронной техники.

Курсовая работа

по курсу “Микроэлектроника и микросхемотехника”

По теме: ”Проектирование логического

элемента в n-МОП базисе”

Преподаватель Миндеева А. А.

Выполнил студент гр

2001 г.

Задание на курсовую работу

В рамках курсовой работы необходимо:

1. Минимизировать заданную логическую функцию с учетом схемотехнического базиса.

2. Разработать электрическую схему логического элемента в заданном схемотехническом базисе. Рассчитать параметры компонентов.

3. Провести расчет передаточных и переходных характеристик на PC по программе PSPICE.

4. Предложить технологический маршрут изготовления логического элемента.

5. Разработать топологию логического элемента в соответствии с предложенным технологическим маршрутом и топологическими допусками.

Заданная функция имеет вид:

Упрощение заданной функции.

Упрощение функции производится с помощью карты Карно. Так как логическая функция задана в совершенноконъюктивной нормальной форме, то карта Карно заполняется по1,или когдахотя бы одно слагаемое принимает значение равное1:

Заполненная карта Карно выглядит так:

AB CD	00	01	11	10
00	1	1	0	1
01	1	1	0	1
11	1	0	0	1
10	1	0	0	1

Для считывания F с карты Карно необходимо сначало минимизировать F по единицам,то есть объединяем соседние состояния, при которых F принимает одинаковые состояния. Здесь объединяются квадраты по четыре состояния. Одно состояние может войти в несколько объединений. В результате объединения записываются те переменные, которые не меняются при переходе из клетки в клетку.

После считывания проводятся преобразования к нужному элементному базису при использовании теоремы диМоргана и двойной инверсии, в итоге мы получим:

Справочные данные и принятые обозначения.

Толщина изолирующего диэлектрика d_SiO2 = 50нМ

Емкость нагрузки С=0,5 пФ

Материал подзатворного диэлектрика – окись кремния (SiO₂)

Относительная диэлетрическая проницаемость _SiO2 = 4

Диэлектрическая проницаемость ваккума ₀ = 8,85*10^-12 Ф/м

Подвижность электронов _n = 600 см²/В*с

Подвижность дырок _p = 300 см²/В*с

Глубина диффузии х_J= 0.7 мкм

Коэффициент влияния подложки  = 0,3

Минимальный топологический размер  = 3 мкм

Напряжение логического нуля U⁰ = 0,2 В

Напряжение логической единицы U¹ = 6 В

Напряжение помехоустойчивости U_пу = 0,6 В

Средняя потребляемая мощность Р_ср = 0,8 мВт

В данном варианте задан ключ с квазилинейной нагрузкой и с поликремниевым затвором.

Разработка электрической схемы в заданном схемотехническом базисе.

После упрощения функции, в соответствии с заданной нагрузкой,

получаем следующую элетрическую схему:

Аналитический расчет параметров транзисторов схемы.

По заданным параметрам определяем U_пор.0 :

U_пор.0 = U⁰+U⁰_пу = 0,2+0,6=0.8 (В)

Далее находим численные значения следующих величин U_ип U_з :

U_ип = U¹ = 6 (В)

U_з  U_ип*(1+)+U_пор0 = 6*(1+0,3)+0.8 = 8.6  9 (В )

Определяем значение I⁰:

Р_ср=(Р⁰ + Р¹) /2 ; Р¹ = 0

Р_ср = Р⁰/2 = (U_ип * I⁰)/2

В итоге получаем :

I⁰ = 2*Р_ср/U_ип = (2*0,8*10^-3) / 6 = 0,27*10^-3 = 0,27 ( мА )

Крутизна нагрузочного транзистора (к_н) определяется из следующего выражения :

Затем определяем крутизну для остальных транзисторов:

Найденное к_0экв - для схемы в целом. Определим крутизну для каждого транзистора по отдельности, в соответствии с его включением. У параллельно включенных транзисторов крутизна равна, а у последовательно включенных :

1/к_экв = 1/к₁ + 1/к₂ = 2/к

к=2*к_экв

В итоге, крутизны для каждого транзистора примут следующие значения:

Для А- В- С- сигналов:к=2*к_экв=2*0.26*10^-3 = 0.53*10^-3 (А/В²)

В следующем пункте определим геометрические размеры каждого транзистора по следующей методике :

к = к_уд*W/L

к_уд = *С_уд

С_уд = ₀*_SiO2/d_ок

а=W/L=к/к_уд

При а1 L = L_min, W = L_min*а;

При а1 L = W_min/a, W = W_min.

Для транзисторов с поликремниевым (S i*) затвором :

L_min = 2*

W_min= 2*

С_уд = ₀*_SiO2/d_ок = 4*8.85*10^-12/50*10^-9 = 0.708*10^-3 (Ф)

Так как транзистор n-канальный, то  = _n= 600 (см²/В*с) :

к_уд = *С_уд = 600*10^-4*0,708*10^-3 = 424,8*10^-7 (А/В²)

Геометрические размеры транзисторов T₂ Т₃ Т₄:

а=W/L=к/к_уд = 0,53*10^-3/424,8*10^-7 = 12.38,

так как а1, то L = L_min= 2*= 6 (мкм).

W = a*L_min= 12.38*6 = 74.28 75 (мкм).

Геометрические размеры для нагрузочного транзистора Т_н (Т₁):

к=к_н = 1.103*10^-5 (А/В²)

а = к/к_уд = 1.103*10^-5/42,48*10^-6 = 0.259

так как а1, то W = W_min.= 2* = 6 (мкм),

L = W_min/a = 6/0,259 = 23.166  24 (мкм).