12. Программируемые логические интегральные схемы. Типы архитектур плис – fpga и cpld. Основные программируемые узлы плис. Перспективы развития плис.

ПЛИС (программируемая логическая интегральная схема) –

интегральная схема высокой степени интеграции, у которой выполняемая логическая функция программируется после изготовления. Программируемыми являются соединения между вентилями, триггерами и другими элементами, расположенными на кристалле ПЛИС, а также большинство контактов микросхемы.

Информация о том, как именно будут соединены ресурсы ПЛИС и как будут использованы ее контакты, называется конфигурационным массивом, или файлом конфигурации. Файл конфигурации может храниться во встроенном ПЗУ ПЛИС или в отдельной микросхеме памяти.

Тактовые частоты, управляющие работой современных ПЛИС,

достигают сотен мегагерц.

Основными архитектурами ПЛИС являются:

• CPLD (Complex Programmable Logic Device)

• FPGA (Field Programmable Gates Array).

CPLD

Основными компонентами CPLD являются (рисунок 1.2.3):

• функциональные блоки (ФБ, они же PLD);

• блоки ввода-вывода (БВВ, ЮВ)

• переключающая матрица (ПМ, switch matrix).

Рисунок 1.2.3 - Архитектура CPLD

Каждый ФБ в CPLD ХС9500 имеет 18 макроячеек (МЯ), 36 входов и 18 выходов. К ПМ подводятся 18 выходов каждого ФБ; через ПМ проходят на ФБ входные сигналы, поступаю­щие на блоки ввода-вывода. В зависимости от количества контактов корпуса CPLD от 12 до 18 информационных и управляющих выходов каждого ФБ поступают непосредст­венно на блоки ввода-вывода (минуя ПМ).

Макроячейка - элемент функционального блока, содержащий ком­бинационную логику и триггер.

Каждый контакт ПЛИС, обозначенный «I/O», можно ис­пользовать в качестве входа, выхода или двунаправленною вывода в соответствии с файлом конфигурации.

Функциональный блок (ФБ)

ФБ позволяет реализовывать устройства с 36 входами и 18 выходами. К ФБ подключены глобальные сигналы - GSR и GCK. 18 информационных выходов ФБ (OUT) подключены к ПМ. Эти 18 сигналов, а также соответствующие им 18 сигна­лов разрешения выхода (РТОЕ, product term output enable) подключаются также и к блокам ввода-вывода непосредственно.

Каждый из элементов «И» доступен для любой макроячей­ки, однако, у каждой из них есть «персональные» элементы «И», подключаемые к ним без дополнительных временных задержек.

Подключение выходов элементов «И» к входам макрояче- ск выполняется распределителем термов-произведений.

Архитектура FPGА.

FPGA (field programmable gates array) можно перевести как «массив программируемых вентильных матриц».

Прототипами FPGA являются БМК, которые в англоязыч­ной литературе называют также вентильными матрицами (Gate Arrays),

Структура БМК и ранних FPGA БМК

Но внутренней области по строкам и столбцам (в виде матри­цы) расположены базовые ячейки - группы коммутированных схемных элементов (транзисторов, рези­сторов). Между строками и столбцами базовых ячеек или их ком­пактных групп оставляются горизонтальные и вертикальные свободные зоны (каналы) для межсоединений. В периферийной области кристалла размещаются ячейки, выполняющие операции ввода/вывода сигналов через кон­тактные площадки, расположенные по краям кристалла.

Первые FPGA были предложены в 1984 году фирмой Xilinx, Структура FPGA та же, что и у БМК. Только у FPGA функ­циональные ячейки называются конфигурируемыми логическими блоками (КЛБ), а периферийные ячейки - блока­ми ввода-вывода (БВВ). Сохранена и возможность размещения на кристалле подматриц для выполнения заранее определенных функций. По этому принципу на более поздних FPGA размещаются блочное ОЗУ, аппаратные умножители и другие специализированные аппаратные узлы, о которых речь пойдет позже. Разница между БМК и FPGA состоит в том, что FPGA, поступающая в распоряжение потребителя, имеет уже запрограммированные, трассировочные ре­сурсы (межсоединения), не зависящие от конкретного потребителя. Получение конкретного проекта на основе FPGA реализуется воздействием на программируемые межсо­единения, в ходе которого обеспечивается замкнутое состояние одних, участков и разомкнутое — других. Обра­щаться к изготовителю FPGA при этом не требуется.

FPGA, помимо КЛБ, БВВ и линий межсоединений, содер­жит конфигурационное ОЗУ (CRAM), ячейки которого которая управляет соединениями логических элементов. При конфигурировании FPGA КЛБ настраиваются на выполнение необходимых операций преобразования данных, а система межсоединений — на требуемые связи между КЛБ. В ре­зультате во внутренней области FPGA реализуется схема нужной конфигурации. Расположенные по краям кристалла блоки ввода-вывода обеспечивают интерфейс FPGA с внешней средой. Блоки ввода-вывода современных FPGA можно про­граммировать на выполнение требований множества стан­дартов передачи данных.

Конфигурируемые логические блоки (КЛБ)

В КЛБ можно выделить три вида ресурсов - набор мульти­плексоров, запоминающий элемент (триггер) и табличный преобразователь, реализующий логические функции несколь­ких переменных.

Мультиплексоры служат для расширения возможностей табличного преобразователя, управления подачей управляю­щих сигналов на триггер и формирования выходов КЛБ. Кроме того, мультиплексоры используются для выбора так­тового и управляющего сигналов триггера и формирования одной из переменных для табличного преобразователя.

Запоминающий элемент (триггер) для хранения значения одной из логических функций.

Табличные преобразователи (LUT)

Табличный преобразователь - универсальный элемент, служащий для выработки любых комбинационных функций нескольких переменных.

Реализация комбинационных схем в FPGA принципиально отличается от их реализации в CPLD. В функциональных бло­ках CPLD программируемая комбинационная схема представляет собой наборы вентилей «И» и «ИЛИ» и позволя­ет реализовывать функции вида «дизъюнкция конъюнкций», что соответствует дизъюнктивной нормальной форме.

В FPGA табличный преобразователь (рисунок 1.3.2) пози­ционируется как устройство, позволяющее вычислять любую комбинационную функцию нескольких переменных. Реализа­ция блока значительно облегчается для производителя ПЛИС, если представить его не в виде набора вентилей с программи­руемыми соединениями, а в виде I-разрядного статического ОЗУ с несколькими адресными вводами, соответствующими входным переменным (рисунок 1.3.3). Подавая на адресные входы памяти четыре входных бита, получаем на выходе зна­чение функции для этой комбинации значений переменных.

Дешифратор \ -разрядное

адреса ОЗУ

Рисунок 1.3.3 - Табличный преобразователь ОД/Г) Фактически, функция 4-х переменных представляется в виде таблицы истинности. Отсюда и название «табличный преобразователь», или, в исходном варианте, «Look-up Table». LUT.