Схемы сравнения двоичных чисел

Пусть заданы два n-разрядных чисели, гдеx_nиy_n– старшие разряды этих чисел. Соотношение междуX_nиY_nописываются пятью функциями:

№	Функция
1
2
3
4
5

Отметим, что из приведенного набора функций можно рассматривать только две функции, например , так как остальные можно выразить через них

Соотношения между числами в позиционных системах счисления, в которых вес любого старшего разряда больше веса любого младшего разряда, довольно просто могут быть установлены на основании последовательного сравнения их одноименных разрядов.

Сравнение чисел можно производить, начиная как с младшего, так и со старшего разряда. Первый вариант более предпочтительный, так как допускает более естественный способ наращивания их разрядности.

Применение схем контроля четности и схем равнозначности кодов

1. Контроль четности применяются для обнаружения однократных ошибок при передаче данных по линиям связи. Для этого в передатчике к n- разрядному слову перед его посылкой в линию связи добавляется контрольный разряд с таким значением (0 или 1), чтобы сумма единиц вn+1разрядном слове была бы четной.

В приемнике же производится контроль принимаемого n+1разрядного слова на четность.

Если число единиц в принятом слове будет нечетно, то фиксируется ошибка при передаче данных.

2. Более сложные алгоритмы контроля четности используются для анализа состояния памяти. Например, слово содержит 21 бит из них 16 бит отводится для данных и 5 бит контроля четности:

	Проверяемые биты
Бит 1	1	3	5	7	9	11	13	15	17	19	21
Бит 2	2	3	6	7	10	11	14	15	18	19
Бит 4	4	5	6	7	12	13	14	15	20	21
Бит 8	8	9	10	11	12	13	14	15
Бит 16	16	17	18	19	20	21

3. В IA-32 архитектуре бит контроля (PF) четности используется в составе 32 –х разрядного регистраEFLAGS

- PF (bit2) Parity flag – setiftheleast-significantbyteoftheresultcontainsanevennumberof1bits;clearedotherwise– устанавливается, если младший байт результата содержит четное число единиц; сбрасывается в противном случае.

Порядок проведения работы

1. Подготовка к выполнению лабораторной работы.

Разработка VHDLмоделей схем контроля четности и равнозначности кодов и их верификация должны быть проведены в средеOrCAD(hostPC)

Выполнение лабораторной работы проводится в аудитории под контролем преподавателя.

Перед выполнением лабораторной работы необходимо проверить наличие защитного заземления, исправность схем аварийного отключения питания.

2. Порядок выполнения лабораторной работы:

- в соответствии с разработанной принципиальной электрической схемой, выполнить необходимые коммутации на макетной плате FLEX8000 (target);

- подсоединить к контрольным точкам щупы осциллографа;

- включить питание (подсоединить FLEX8000 к удлинителюUSB);

- при правильном соединении загорается светодиод HL1;

- при возникновении проблем с соединением необходимо обратиться к преподавателю;

- сконфигурировать ПЛИС FLEX8000 в средеMAXPLUS(Host PC+target);

- наблюдать временные диаграммы в контрольных точках, обеспечивая синхронизацию органами управления осциллографа;

- при несоответствии наблюдаемых осциллограмм заданию, необходимо повторить синтез VHDLмоделей схем с учетом отмеченных недостатков; затем необходимо провести верификациюVHDLмодели. Внесенные изменения необходимо согласовать с преподавателем и повторить валидациюVHDLмодели (Host PC);

- скопировать временные диаграммы с экрана осциллографа.