.Проектирование устройств и систем с высокоскоростными соединениями

end if; end process; end RTL2;

В третьем варианте реализации архитектуры частота сигнала clk в два раза меньше, чем в предыдущих двух вариантах. Для формирования полутактовых интервалов в третьем варианте потребовалось ввести три однобитных вспомогательных сигнала op1, op2, op3, разрядность cnt уменьшилась с четырех до трех разрядов. На рис. 7.12 приведена временная диаграмма работы этого варианта описания устройства, а ниже – текст на VHDL.

Рис. 7.12. Временная диаграмма третьего варианта описания

architecture RTL3 of example is

signal cnt: std_logic_vector(2 downto 0); signal op1, op2, op3: std_logic;

begin

Y <= op1 or (op2 xor op3); -- выражение(op2 xor op3) формируетполутактовый -- импульс, а op1 все остальные

CONTROL: process (clk) begin

if X =’0’ then cnt<=”000”;

elsif rising_edge(clk) then if cnt /=7 then

cnt<= cnt +1; end if;

end if; end process;

OPERATION1: process (clk) begin

if X =’0’ then

201

op1<=’0’;

elsif rising_edge(clk) then

if (cnt=0) or (cnt=4) or (cnt=5) then op1<= ’1’;

else

op1<= ’0’; end if;

end if; end process;

OPERATION2: process (clk) begin

if (X =’0’) or (op3=’1’) then op2<=’0’;

elsif rising_edge(clk) then if cnt=3 then

op2<= ’1’; end if;

end if;

end process; OPERATION3: process (clk) begin

if X =’0’ then op3<=’0’;

elsif falling_edge(clk) then if cnt=4 then

op3<= ’1’; else

op3<= ’0’; end if;

end if; end process; end RTL3;

Сравним эти три варианта описания с точки зрения аппаратных затрат и требований к быстродействию при реализации на FPGA. Последний вариант может быть реализован на более медленных FPGA, так как требуется частота в два раза ниже остальных. Для первого варианта потребуется 5 триггеров, для второго – 13, а для третьего – 6. Описание второго варианта самое компактное, а у третьего – самое громоздкое. Наличие вариантов реализации даже для простого устройства в очередной раз подтверждает, что проектирование продолжает оставаться искусством.

202

7.3. ИНТЕГРИРОВАННАЯ СРЕДА РАЗРАБОТКИ АППАРАТНЫХ СРЕДСТВ ACTIVE-HDL

Автоматизированное проектирование – это магистральное направление развития технологий создания электронной аппаратуры [15]. До недавнего времени образцом решения таких задач считались разработки на базе серийно выпускаемых стандартных интегральных микросхем, и большинство САПР ориентировались на реализацию именно этой технологии проектирования. Идеальным вариантом казались «сквозные» САПР, которые позволяли выполнить всю цепочку проектирования: от входного описания до создания эскиза печатной платы. Примерами сквоз-

ных САПР являются PCAD, DesignLab и OrCAD.

В последние годы развиваются новые технологии проектирования электронной аппаратуры, основанные на современных персональных компьютерах, интегрированных САПР, и программируемой логике. Яркий представитель таких САПР нового поколения – это интегрированная среда проектирования ActiveHDL. Ее отличает особая легкость и «элегантность» в работе. Фирма ALDEC, создатель этого программного продукта, год от года совершенствует свою разработку и наделяет его новыми возможностями.

Продукт Active-HDL является самой популярной среди разработчиков цифровой аппаратуры интегрированной средой разработки для проектирования цифровых схем, созданных с помощью языков описания оборудования VHDL, Verilog/SystemVerilog, EDIF и SystemC. Она содержит инструменты для входа в систему, компиляторы VHDL и Verilog, отдельное ядро моделирования, несколько стандартных и продвинутых инструментов отладки, программы просмотра результатов моделирования в графической и текстовой форме. Также содержит вспомогательные утилиты для упрощения управления ресурсными файлами, проектами и библиотеками проектов; также встроенные интерфейсы для запуска моделирования, синтеза, управления версиями исходных файлов, взаимодействия со средствами поддержки моделей сторонних производителей. На рис. 7.13 показаны инструменты и компоненты Active-HDL.

203

Рис. 7.13. Инструменты и компоненты Active-HDL

Console (Консоль). Окно консоли является интерактивным механизмом для ввода макрокоманд Active-HDL и пользовательских скриптов, вывода сообщений, генерируемых инструмента-

ми Active-HDL.

Workspace/Design Explorer (Анализатор рабочей облас-

ти/проекта) позволяет администрировать проекты Active-HDL, так что нет необходимости беспокоиться о месте нахождения файлов на компьютере.

Design Browser (Программа просмотра проекта). Окно просмотра показывает содержимое текущего проекта:

–ресурсные файлы, прикрепленные к проекту;

–рабочие библиотеки по умолчанию;

–структуру узла, выбранного для моделирования;

–VHDL, Verilog, и EDIF объекты, объявленные внутри вы-

бранной области текущего проекта.

204

Design Flow Manager (Менеджер процесса проектирования) помогает автоматизировать обработку Active-HDL проектов. Он показывает типовую последовательность проектирования в форме диаграммы. Встроенные в диаграмму программные кнопки вызывают приложения, участвующие в преобразованиях.

Language Assistant (Языковый помощник) является вспомогательным инструментом для представления шаблонов логических примитивов и функциональных блоков. Он интегрирован с редактором HDL, так что можно автоматически вводить требуемые шаблоны в редактируемый исходный файл. Языковый помощник также позволяет определять собственные шаблоны пользователя.

HDL Editor (Редактор HDL) – это тестовый редактор. Он индицирует специфические синтаксические категории различными цветами. Редактор неразрывно интегрирован с симулятором для получения возможности отлаживать исходный код.

State Diagram Editor (Редактор диаграммы состояний) – это графическое средство разработано для редактирования графов переходов автоматов. Редактор автоматически транслирует графически спроектированный граф в VHDL или Verilog код.

Waveform Viewer/Editor (Программа просмотра/редактирования временной диаграммы) показывает результаты моделирования в виде временной диаграммы. Она дает возможность графической редакции временной диаграммы как требуемых тестовых векторов.

Block Diagram Editor (Редактор блок-диаграмм) является графическим инструментом для создания блок-диаграмм. Он автоматически транслирует графически представленную схему в VHDL или Verilog код.

Окно List (Список) показывает результаты моделирования в табличном текстовом формате. Это позволяет выполнять трассировку результатов с точностью до дельта-цикла.

Окно Watch (Наблюдение) показывает текущие значения выбранных объектов VHDL или Verilog во время моделирования.

Окно Processes (Процессы) показывает текущий статус параллельных процессов в окончательном проекте во время моделирования.

205

Окно Call Stack (Стека вызовов) является инструментом отладки, показывающим список подпрограмм (процедур и функций), выполняемых в текущем процессе.

Library Manager (Администратор библиотеки) разработан для управления библиотеками и их содержанием.

Окно Dataflow (Поток данных) является инструментом для отображения в графической форме последовательности входных и выходных сигналов процессов во время моделирования.

Окно Memory View (Просмотр памяти) является инструментом для отображения содержимого памяти (двумерных объектов), объявленной в проекте.

Server Farm (Серверное хозяйство) является продвинутым, независимым инструментом работающим в локальной сети, который позволяет пользователю планировать задачи, а затем автоматически исполнять их на выбранных компьютерах, доступных в сети.

Code Coverage (Покрытие кода VHDL) позволяет с помощью испытательных программ (test bench) определять выполнение исходного кода.

Design Profiler (Программа протоколирования проекта) показывает, где симулятор тратит время при моделировании, и дает возможность понять, как используется центральный процессор компьютера.

Source Revision Control (Управление версиями) – это интерфейс взаимодействия с профессиональной системой управления версиями проекта.

206

СПИСОК ЛИТЕРАТУРЫ

1.Abhijit Athavale, Carl Christensen. High-Speed Serial I/O Made Simple. A Designer’s Guide with FPGA Applications. – Xilinx, 2005. – P. 196.

2.Thomas Kugelstadt. Signal Chain Basics (Part 37): LVDS-Low- Voltage Differential Signaling. EETimes Europe Analog, January 07, 2010. http://www.analog-eetimes.com/en/signal-chain-basics-part-37- lvds-low-voltage-differential-signaling.html?cmp_id=71& news_id=222900482.

3.http://en.wikipedia.org/wiki/FPD-Link.

4.AN-1807 FPD-Link II Display SerDes Overview. Texas Instruments. http://www.ti.com/general/docs/lit/getliterature.tsp?literatureNumber=snla102b&fileType=pdf.

5.Stephen C. Thierauf. Understanding Signal Integrity. Artech House 685 Canton Street Norwood, MA 02062, 2011, pp. 239.

6.Stephen H. Hall, Howard L. Heck. Advanced Signal Integrity for High-Speed Digital Designs, Designs, John Wiley & Sons Inc., Hoboken, New Jersey, USA, 2009. 660 p.

7.Eduard Säckinger. Broadband Circuits for Optical Fiber Communication Designs, John Wiley & Sons Inc., Hoboken, New Jersey, USA, 2009. 456 p.

8.James R. Andrews. Time Domain Reflectometry (TDR) and Time Domain Transmission (TDT) Measurement Fundamentals. Picosecond Pulse Labs, P.O. BOX 44, Boulder, CO 80306 USA, AN-30415, Revision 1, November 2004. pp. 8.

9.Stratix V Device Handbook. Volume 1: Device Interfaces and Integration. Altera, 101 Innovation Drive San Jose, CA 95134, SV5V1 2014.01.10.

10.7 Series FPGAs GTX/GTH Transceivers. User Guide. UG476

(v1.10) February 11, 2014.

11.Суворова Е.А., Шейнин Ю.Е. Проектирование цифровых систем на VHDL. – СПб.: БХВ – Петербург, 2003. – 576 с.

12.IEEE Standard VHDL Language Reference Manual (1076-1997).

13.Mano M. Morris, Charles R. Kime. Logic and Computer Design Fundamentals. – New Jersey: Prentice-Hall, 1997.

14.http://www.seas.upenn.edu/~ese171/vhdl/vhdl_primer.html.

15.Шалагинов А. Изучаем Active-HDL 7.1. Урок 1. Знакомство с пакетом // Компоненты и технологии. – 2009. – № 3. – С. 134– 138.

207

Учебное издание

Гончаровский Олег Владленович

ПРОЕКТИРОВАНИЕ УСТРОЙСТВ И СИСТЕМ С ВЫСОКОСКОРОСТНЫМИ СОЕДИНЕНИЯМИ

Учебное пособие

Редактор и корректор Е.И. Герман

Подписано в печать 28.10.2015. Формат 60×90/16. Усл. печ. л. 13,0. Тираж 100 экз. Заказ № 211/2015.

Издательство Пермского национального исследовательского

политехнического университета.

Адрес: 614990, г. Пермь, Комсомольский пр., 29, к. 113.

Тел. (342) 219-80-33.

208