.Проектирование устройств и систем с высокоскоростными соединениями

тываются для специально дифференциальных пар. Вот несколько примеров высокоскоростных соединителей:

•Gbx;

•VHDM-HSD;

•VHDM;

•HDM;

•High Density Plus;

•Z-PACK HM-Zd.

Если разрабатывается устройство с предопределенным протоколом или шиной, то выбор соединителя установлен стандартом; если нет, то встает несколько вопросов дополнительно к обычным соединителям (количество сигналов, плотность, размеры).

Полоса пропускания. Необходимо, чтобы для требуемой скорости передачи сигналов соединитель работал успешно. Первые соединители для сигналов 1 Гбит/с были специфицированы для значений 1 или 2 Гбит/с, хотя реальная полоса составляла

3 Гбит/с (рис. 3.35).

Рис. 3.35. Высокоскоростной 2 Гбит/с соединитель

Экранирование. Рассматриваются вопросы о том, как защитить сигналы от влияния друг на друга и от внешних факторов. Могут быть проблемы экранирования на сторонах соединителей.

Дифференциальные пары. Соединитель разработан для дифференциальных пар или адаптирован под них?

Максимальная скорость фронтов сигнала. Общий источ-

ник перекрестных помех обнаруживается в соединителях, если фронты сигналов, проходящих через соединитель, изменяются слишком быстро.

91

3.2.2.3.Выбор кабелей

Вслучае передачи сигналов между блоками в пользовательских приложениях необходимо выбрать схему кабель – соединитель. Первое, что нужно учесть, – это дальность расстояния передачи сигналов и то, как будет передаваться сигнал – по медному или оптическому кабелю. Если расстояние меньше 20

искорость меньше 6 Гбит/с, тогда можно использовать медь

(рис. 3.36).

Рис. 3.36. Кабели стандарта Infiniband

Кабель, изначально разработанный для 2,5 Гбит/с операций стандарта Infiniband, был адаптирован и несколько изменен для FiberChannel, CX4 (10-Gigabit Ethernet) и других применений. Он по-

ставляется в 1, 2 и 12-парном исполнении.

Другая интересная опция монтажа кабелей – жгуты, разработанные для подключения к соединителям объединительной платы (рис. 3.37).

Рис. 3.37. Примеры кабельных жгутов для объединительных плат

92

Существует много других кабелей, которые можно исследовать на возможность применения в мультигигабитных приложениях, – это коаксиальные кабели и хорошо знакомая витая пара категории 5.

Вопросы для самоконтроля

1.Какова роль протокола при проектировании устройств

свысокоскоростным вводом-выводом?

2.Почему в структуре кадра примера включен символ IDLE?

3.Как в узле Deserializer примера реализовано выравнива-

ние входных данных по границе символов?

4.На каком принципе в узле decoder_8b10b примера реализовано декодирование за один такт?

5.Как скажется реализация за один такт кодирования двух символов в узле coder_8b10b на требованиях к программируемой логике?

6.Какова роль ферритовых бусинок и блокировочных конденсаторов в обеспечении целостности сигнала?

7.Почему, если есть возможность, следует избегать переходов между слоями для печатных проводников дифференциальных пар?

8.Что необходимо учитывать при выборе схемы кабель – соединитель для высокоскоростного ввода-вывода?

93

4.МОДЕЛИРОВАНИЕ СОЕДНЕНИЙ УСТРОЙСТВ

СВЫСОКОСКОРОСТНЫМ ВВОДОМ-ВЫВОДОМ

Моделирование соединений является важной частью успешного проектирования устройств с высокоскоростным вводом-вы- водом. При этом аналоговое моделирование является единственным способом, позволяющим с минимальными итерациями проектирования убедиться в правильности работы соединений. Современные САПР в области электроники (EDA) позволяют моделировать передачу по дифференциальным линиям на печатной плате с сосредоточенными неоднородностями, связанными с переходными отверстиями. Введение модели соединителей позволяет моделировать отражение сигнала, а введение модели MGT – получать глаз-диаграмму на входе приемника сигнала. Если вычисленные в процессе моделирования значения параметров отличаются от требуемых величин, то необходимо изменить разводку печатной платы и повторно выполнить моделирование. Для этих целей существуют такие инструменты, как:

•анализаторы целостности сигнала (SI Analyzer);

•SPICE (Simulation Program with Integrated Circuit Emphasis)

симуляторы, наиболее продвинутые коммерческие версии SPICE: HSPICE (Synopsys) и PSPICE (Cadence Design Systems);

• наборы разработчика.

На рис. 4.1 приведена идеализированная последовательность действий, выполняемая инженером по обеспечению целостности сигнала (SI-инженером) [5].

Конструкция печатной платы. На первом этапе SI-инже-

нер определяет ограничения технологии (размеры печатной платы, быстродействие СБИС) и в общих чертах определяет подсхемы, требующие детального анализа. Выполняется оценка и производится покупка новых САПР, включающих анализаторы двумерных и трехмерных полей. Решение по САПР принимается на основе типов используемых моделей (например, транзисторный уровень, IBIS-модель, модель линии с потерями или модель с S-параметрами). Разрабатывается примерный план распределения цепей питания.

94

Рис. 4.1. Этапы обеспечения целостности сигналов

Предтрассировка. На этапе предтрассировки может быть установлен новый САПР, формируются SI-модели, проверяются на совместимость модели от различных поставщиков, используемые в едином процессе моделирования. Индивидуально проверяются на корректность модели каждого компонента путем сравнения результатов моделирования с результатами лабораторных измерений или с заведомо известными результатами. Эта трудоемкая и важная задача необходима для установления корреляции между результатами моделирования SI и фактическими свойствами реального оборудования.

Спомощью моделирования определяются важные трассы

иформулируются ограничения (в том числе на размещение элементов). Определяется необходимость и способы нагрузки кон-

95

цов трасс, важные правила разводки, такие как ширина дорожек, расстояние между ними и значение импеданса. Моделирование плат с лучшим покрытием может показать повышение качества сигнала или увеличение плотности трассировки. Это может заставить разработчика выбрать его для изготовления печатной платы. Конструкторское подразделение разрабатывает набор слоев печатной платы, показывая толщину каждого слоя, положение слоев питания и ширину дорожек, необходимую для получения специфицированного импеданса. Начинается анализ подсистемы подачи питания.

Трассировка. Создаются фотошаблоны, необходимые для производства печатных плат. В это время SI-специалист производит анализ фотошаблонов с помощью моделирования этапа предтрассировки. Проводится обновление моделей важных микросхем и соединителей.

Посттрассировка. Финишные фотошаблоны проверяются на соблюдение SI-правил; проверяются такие ограничения, как расстояние между проводниками, ширина проводников, их длина, места установки терминальных элементов и временные характеристики. Делаются компромиссы для улаживания физических ограничений. Выполняется повторное моделирование для подтверждения правильности действий.

Некоторые САПР поддерживают посттрассировочный анализ. Поэтому если были правильно выполнены настройки на этапе предтрассировки, то полученная после разводки база данных может быть быстро автоматически проанализирована на соответствие проекта требованиям и рассчитаны его временные параметра. Хотя это и дает огромную экономию времени, для больших многослойных плат САПР не может заменить детальный визуальный осмотр фотошаблона (SI-инженер должен на это запланировать время). Разработчик трассировки исправляет обнаруженные САПР и визуальным осмотром замечания, SI-инженер перепроверяет фотошаблон.

Версия для производства. SI-инженер использует это время для завершения моделирования и подготовки к проверочным испытаниям проекта (DVT – Design Verification Testing).

96

Проверочные испытания. Обычно испытания выполняет разработчик печатной платы, а не SI-инженер. На этом этапе производится параметрический контроль, при котором напряжение

итемпература устанавливаются в экстремальные значения. Опытные образцы используются для проверки соединений с наибольшими рисками, выявленными на этапах трассировки. Процесс DVT включает промышленные испытания на соответствие стандартам, при котором проверяются те сигналы, которые должны строго удовлетворять требованиям отраслевых спецификаций.

Отладка. Многие SI-инженеры непосредственно не участвуют в этом процессе. Они осуществляют поддержку отладки путем анализа результатов измерений и определения важных тестовых комбинаций и трасс для испытаний. Однако наиболее квалифицированные из низ обладают навыками работы и с САПР,

ис измерительной техникой.

Версия для продажи. Обычно SI-инженеры не участвуют в решении коммерческих проблем, однако их помощь может потребоваться в решении проблем, возникающих при массовом производстве, таких как качество сигналов и замена важных компонент на другие, если они перестают быть доступными.

4.1. МОДЕЛИ ЭЛЕМЕНТОВ СХЕМ ВВОДА-ВЫВОДА

Модели элементов схем ввода-вывода, используемые в SI-мо- делировании, относят к моделям на транзисторном или поведенческом уровне. Наиболее используемыми моделями схем являются транзисторная модель SPICE и поведенческая модель IBIS (Input Output Buffer Information Specification).

SPICE. Модель на транзисторном уровне является наиболее точным представлением схем ввода-вывода, так как в ее основе лежит электрическая принципиальная схема. Точность моделирования такой схемы зависит от точности моделей, используемых для моделирования транзисторов, и качества моделей связей внутри корпусов интегральных схем. SPICE-модели – текстовое описание работы схемы с ее конструктивными деталями. На рис. 4.2 в качестве примера приведена эквивалентная электрическая схема n-MOSFET транзистора.

97

Рис. 4.2. Эквивалентная электрическая схема n-MOSFET транзистора: VS, VG, VD, VB – напряжения истока, затвора, стока и подложки соответственно; rs и rd – сопротивления истока и стока;

Сij – переходные емкости

Равенства для вычисления значения тока IDS генератора тока исток – сток n-MOSFET транзистора:

– без насыщения:

TGS > VT и VDS ≤ VGS – VT,

IDS = kn[(VGS – VT)VDS – 1/2V2DS];

– с насыщением:

TGS > VT и VDS ≥ VGS – VT,

IDS = kn/2(VGS –VT)2 (1 + λVDS),

где TGS – пороговое напряжение затвор – исток, VGS – напряжение затвор – исток,

VDS – напряжение сток – затвор, λ – модуляция длины канала,

kn = μn εox/tox(W/L)n,

tox – толщина двуокиси кремния,

W и L – ширина и длина затвора соответственно, μn – подвижность электронов (500 cм2/В·с),

εox – диэлектрическая константа двуокиси кремния

(3,9·8,85·10–14 Ф/см).

VT = VT0 + γ√(|–2φF + VSB|) – √(|–2φF|) – пороговое напряжение, где VT0 – смещение нуля порогового напряжения,

γ – коэффициент влияния подложки, φF – потенциал Ферми.

98

SPICE-модель n-MOSFET транзистора:

.MODEL nfet NMOS LEVEL=3 PHI=0.600000 TOX=2.1200E-08

+XJ=0.200000U TPG=1 VTO=0.7860 DELTA=6.9670E-01

+LD=1.6470E-07 KP=9.6379E-05 UO=591.7 THETA=8.1220E-02

+RSH=8.5450E+01 GAMMA=0.5863 NSUB=1.6160E+16

+NFS=5.0000E+12 VMAX=2.0820E+05 ETA=7.0660E-02

+KAPPA=1.3960E-01 CGDO=4.0241E-10 CGSO=4.0241E-10

+CGBO=3.6144E-10 CJ=3.8541E-04 MJ=1.1854

+CJSW=1.3940E-10 MJSW=0.125195 PB=0.800000

Обозначение некоторых переменных модели:

TPG – тип материала (+1 – обратный подложке, –1 = тот же, 0 = алюминий),

CGBO – переходная емкость затвор – подложка/ширина канала (Ф/м),

PB – потенциал подложки (В),

CGSO – переходная емкость затвор/ширина канала (Ф/м). LD – длина поперечной диффузии (м),

NSUB – плотность легирования подложки (1/см3), VTO – пороговое напряжение с нулевым наклоном (В), KP – переходная проводимость, μ0 C ox (А/В2), GAMMA – порог подложки (В1/2),

PHI – поверхностный потенциал (В), LAMDA – модуляция длины канала (В–1), UO – подвижность зарядов (см2/В·с),

RSH – диффузное поверхностное сопротивление сток – исток (Ом/см2),

CGDO – переходная емкость затвор – сток/ширина канала

(Ф/м).

Для нахождения тока и напряжения на контактной площадке элемента ввода-вывода программа моделирования должна вычислять равенства для каждого транзистора, конденсатора и резистора элемента в каждой временной точке. Это требует много времени, что делает моделирование на уровне транзисторов более медленным, чем моделирование на поведенческом уровне. Моделирование может быть преждевременно прекращено, если возникает достаточное количество ошибок. Поэтому разработчики используют установку различных режимов симу-

99

лятора для минимизации или устранения этих проблем, что может сделать невозможным выполнение SI-моделирования с различными схемами, так как могут потребоваться взаимоисключающие установки режимов работы. Такие конфликты чаще всего происходят при поступлении интегральных микросхем от разных производителей.

Из-за того что модель на уровне транзисторов – это принципиальная схема, включающая все связи и значения всех компонент схемы ввода-вывода, возможно обратное проектирование для выяснения точной работы схемы (т.е. копирование). Для предотвращения этого схема ввода-вывода может быть зашифрована производителем. Это скрывает внутренние связи и параметры транзистора, что делает невозможным определение информации о его работе и связях. Шифрованные модели препятствуют совместимости со всеми симуляторами и затрудняют отладку, так как SI-инженер не может проверить или проинициализировать внутренние узлы при получении сомнительных результатов.

IBIS. Модель основана на стандарте ANSI/EIA-656-B и является наиболее популярной поведенческой моделью. IBIS-мо- дель представляет значения тока и напряжения на контакте схемы ввода-вывода в виде таблицы соответствия (look-up table). Симулятор использует эту информацию с целью определения отклика схем для различных нагрузок и напряжений на их контактах. Модели включают оценки паразитных сигналов корпусов интегральных микросхем и емкости схем ввода-вывода. Поскольку симулятор не производит сложных вычислений, моделирование выполняется значительно быстрее, чем на уровне транзисторов.

Из-за отсутствия патентованной информации IBIS-модели не требуют шифрования, поэтому они могут исполняться на симуляторах различных производителей. Ранние IBIS-модели не моделировали токи на выводах питания. Это не позволяло определять шумы цепей питания. Другой проблемой, важной для высокоскоростных сигналов, является недостаточно правильное моделирование сложного поведения прекомпенсаторов и эквалайзеров в схемах ввода-вывода. В моделях соответствующих версии 5-й спецификации IBIS-AMI (IBIS Algorithmic Modeling

100