Описание на языке VHDL устройств управления декодером укороченного кода ЦСК

— controll library ieee;

use ieee.std_logic_1164.all;

entity decoder_controll is port (

d:in integer range 0 to 2*13-1;

q:out std_logic

) ;

end decoder_controll;

architecture behaviour of decoder_controll is begin

q <= 'O' when d<13 else 11*; end behaviour;

— control2 library ieee;

use ieee.std_logic_1164.all;

entity decoder__control2 is port (

d:in integer range 0 to 2*13-1;

q: out std_logic

) ;

end decoder_control2;

architecture behaviour of decoder_control2 is begin

q <= *1' when d=0 else 'O’; end behaviour;

library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_arith.all;

entity dmx is port (

d:in std_logic;

a:in integer range 0 to 6; — адресные входы

q: out std_logic_vector(6 downto 0) — выходные шины

) ; end dmx;

architecture behaviour of dmx is

begin

m:

for i in 0 to 6 generate

q(i) <= d when i=a else 'O'; end generate;

end behaviour;

2. Описание на языке VHDL демультиплексора 1x10

library ieee;

use ieee.std_logic_1164.all; use ieee.std_logic_arith.all;

entity dmx is port (

d:in std_logic;

a:in integer range 0 to 9; — адрес

q: out std_logic_vector(9 downto 0) — выход

); end dmx;

architecture behaviour of dmx is begin

m:

for i in 0 to 9 generate

q(i) <= d when i=a else 'O'; end generate;

end behaviour;

Описание на языке VHDL устройства, моделирующего ЦКС с помехой

LIBRARY ieee;

use ieee.std_logic_1164.all;

entity channel is port (

i,e: in std_logic;

o:out std_logic

); end channel;

architecture behaviour of channel is begin

о <= i xor e; end behaviour;

1. Временная диаграмма моделирования работы КПД (код ЦСК)