2. Описание на языке VHDL последовательной реализации кодера ГСК (11,7,3)

ARCHITECTURE beh OF coder_ll_7_3 IS

BEGIN

PROCESS(elk)

VARIABLE ent: INTEGER RANGE 0 TO IN­

VARIABLE d: STD_LOGIC_VECTOR(0 TO 19);

BEGIN

(clr=’O') THEN

ent:=0;

IF

ELSIF falling_edge(elk) THEN

ent:=cnt+l;

cnt<=7) THEN d(cnt):=u;

IF (ent>—1 AND

— операторы кодирования:

xor

d (3)

xor

d(4)

xor

ELSIF

(cnt=8) THEN

d(8):=d(l)

d (5) ;

THEN

d(9):=d(l)

xor

d(2)

xor

d (4)

xor

ELSIF

(cnt=9)

d (5)

xor d (7);

THEN

d(10):=d(l)

xor

d(2)

xor

d (3)

xor

ELSIF

(cnt=10)

d (5)

xor d (6);

THEN

d (11):= d (1)

xor

d(2)

xor

d (3)

xor

ELSIF

(cnt—11)

d (4)

xor d(6)

xor d(7);

END IF;

v<=d(ent);

END

if cnt=19 then cnt:=0; end if;

IF;

library

ieee;

use ieee.std_logic_1164.all;

entity coder_control is

port (

такта:

--номер

d:

in

integer range 0 to 2*15-1;

— сигнал

управления:

ENTITY coder_h IS

PORT (

IN

STD_LOGIC;

elk, u:

control, reset:

IN

STD_LOGIC;

v:

OUT

STD LOGIC);

END coder_h;

—

вынесенные

сумматоры:

s

<= u when control=,0' else

d(0)

xor

d (2) xor d (5) xor d(6) xor

d (8)

xor

d (9);

ENTITY decoder IS

PORT (

vi:

IN STD_LOGIC;

elk,

controll,control2,reset: IN STD_LOGIC;

vo,

delete:

OUT STD_LOGIC);

END decoder;

ARCHITECTURE behaviour OF decoder IS

signal

kl,s,del:

std_logic;

— триггеры делителя:

signal

d:

std_logic_vector(0 to 4);

— ячейки

регистра:

signal

r:

std_logic_vector(0 to 14);

begin

селектора:

— настройка

kl <= '1• when (controll=‘1') and (d="00001")

else

'O';

— сигнал

стирания:

del

<=

'1' when

(control2='1 *) and not(d="00000")

else

’О 1;

delete

<=

del;

and not(kl);

s <=

(vi

xor d (4))

process

(elk,reset)

begin

асинхронный

сброс:

—

if

reset='0'

then

d

<=

"00000";

vo

<=

'O';

r <=

"000000000000000";

elsif rising_edge(elk) then

— сброс по окончании декодирования:

if

del='1'

then

d <=

"00000";

vo

<=

'O';

r <=

"000000000000000";