Министерство науки и высшего образования Российской Федерации
Федеральное государственное бюджетное образовательное учреждение высшего образования
«ТОМСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ СИСТЕМ УПРАВЛЕНИЯ И РАДИОЭЛЕКТРОНИКИ» (ТУСУР)
Кафедра комплексной информационной безопасности электронновычислительных систем (КИБЭВС)
ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ
Отчет по лабораторной работе №1 по дисциплине «Электроника и схемотехника 2»
Вариант №19
Студент гр. ______
Руководитель каф. КИБЭВС|
_______
Томск 2022
Введение
Цель работы – изучить основные инструменты САПР QuartusII и научиться моделировать в ней работу схем на основе простых логических элементов
Постановка задачи. Собрать на холсте и продемонстрировать работу схем 2И, 2ИЛИ, 2искл.ИЛИ, 2И-НЕ, 2ИЛИ-НЕ и схему по варианту в двух режимах. Описать логические элементы на VHDL и промоделировать их в двух режимах. Составить таблицу истинности для логических элементов и сверить ее с результатами моделирования.
Схема по варианту: ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅, где « » – логическое И, « » –
=
логическое ИЛИ, « » – логическое исключающее ИЛИ.
2
1.УСТРОЙСТВО 2И
1.1ТАБЛИЦА ИСТИННОСТИ
Данное устройство дает на выходе логический сигнал 1 только тогда, когда на обоих входах логический сигнал 1.
Таблица 1.1.1 отражает таблицу истинности для устройства 2И Таблица 1.1.1 – Таблица истинности 2И
|
|
|
= |
0 |
0 |
|
0 |
0 |
1 |
|
0 |
1 |
0 |
|
0 |
1 |
1 |
|
1 |
1.2 ФОРМУЛА
Формула этой логической операции выглядит следующем образом:
=
или
=
1.3 ФУНКЦИОНАЛЬНАЯ СХЕМА
На рисунке 1.3.1 представлена функциональная схема 2И
Рисунок 1.3.1 – Функциональная схема 2И 1, 2 являются входами, а _ – выходом, выдающий результат
схемы 2И.
1.4 КОД НА VHDL
Ниже представлен код схемы 2И: library ieee;
use ieee.std_logic_1164.all; entity lab1_vhd is
port (
a1: in std_logic; a2: in std_logic;
and_out: out std_logic; );
end;
architecture synth of lab1_vhd is
3
begin
and_out <= a1 and a2; end;
1, 2 являются входами, а _ – выходом, выдающий результат схемы 2И.
1.5 МОДЕЛИРОВАНИЕ
На рисунке 1.5.1 представлено моделирование схемы 2И в режиме
Functional.
Рисунок 1.5.1 – Моделирование в режиме Functional
Один временной интервал равен 100 наносекунд. Если сравнить моделирование в режиме Functional, то оно полностью совпадает с таблицей истинности 1.1.1.
На рисунке 1.5.2 представлено моделирование схемы 2И в режиме Timing
Рисунок 1.5.2 – Моделирование в режиме Timing
Так как моделирование в режиме Timing приближено к реальности и отображает задержки переключения и зачитывания состояний, из-за чего результат немного искажается от идеального.
4
2.УСТРОЙСТВО 2ИЛИ
2.1ТАБЛИЦА ИСТИННОСТИ
Данное устройство дает на выходе логический сигнал 0 только тогда, когда на обоих входах логический сигнал 0, в остальных случаях 1.
Таблица 2.1.1 отражает таблицу истинности для устройства 2ИЛИ Таблица 2.1.1 – Таблица истинности 2ИЛИ
|
|
|
= |
0 |
0 |
|
0 |
0 |
1 |
|
1 |
1 |
0 |
|
1 |
1 |
1 |
|
1 |
2.2 ФОРМУЛА
Формула логической 2ИЛИ операции выглядит следующем образом:
=
2.3 ФУНКЦИОНАЛЬНАЯ СХЕМА
На рисунке 2.3.1 представлена функциональная схема 2ИЛИ
Рисунок 2.3.1 – Функциональная схема 2ИЛИ 1, 2 являются входами, а _ – выходом, выдающий результат
схемы 2ИЛИ.
2.4 КОД НА VHDL
Ниже представлен код схемы 2ИЛИ: library ieee;
use ieee.std_logic_1164.all; entity lab1_vhd is
port (
a1: in std_logic; a2: in std_logic;
or_out: out std_logic; );
end;
architecture synth of lab1_vhd is begin
5
or_out <= a1 or a2; |
|
end; |
|
1, 2 являются входами, а |
_ – выходом, выдающий результат |
схемы 2ИЛИ. |
|
2.5 МОДЕЛИРОВАНИЕ
На рисунке 2.5.1 представлено моделирование схемы 2ИЛИ в режиме
Functional.
Рисунок 2.5.1 – Моделирование в режиме Functional
Если сравнить моделирование в режиме Functional, то оно полностью совпадает с таблицей истинности 2.1.1 схемы 2ИЛИ.
На рисунке 2.5.2 представлено моделирование схемы 2ИЛИ в режиме
Timing
Рисунок 2.5.2 – Моделирование в режиме Timing
Так как моделирование в режиме Timing приближено к реальности и отображает задержки переключения и зачитывания состояний, из-за чего результат немного искажается от идеального.
6
3. УСТРОЙСТВО 2ИСКЛ.ИЛИ
3.1 ТАБЛИЦА ИСТИННОСТИ
Данное устройство дает на выходе логический сигнал 0 только тогда, когда на обоих входах логический сигнал 0 или на обоих входах логический сигнал 1, в остальных случаях 1.
Таблица 3.1.1 отражает таблицу истинности для устройства 2искл.ИЛИ Таблица 3.1.1 – Таблица истинности 2искл.ИЛИ
|
|
= |
|
|
|
0 |
0 |
0 |
0 |
1 |
1 |
|
|
|
1 |
0 |
1 |
|
|
|
1 |
1 |
0 |
3.2 ФОРМУЛА
Формула логической 2искл.ИЛИ операции выглядит следующем образом:
( ) ̅̅̅̅̅̅
= = ( )
3.3 ФУНКЦИОНАЛЬНАЯ СХЕМА
На рисунке 3.3.1 представлена функциональная схема 2искл.ИЛИ
Рисунок 3.3.1 – Функциональная схема 2искл.ИЛИ 1, 2 являются входами, а _ – выходом, выдающий результат
схемы 2искл.ИЛИ.
3.4 КОД НА VHDL
Ниже представлен код схемы 2искл.ИЛИ: library ieee;
use ieee.std_logic_1164.all; entity lab1_vhd is
port (
a1: in std_logic; a2: in std_logic;
xor_out: out std_logic; );
end;
7
architecture synth of lab1_vhd is begin
xor_out <= a1 xor a2; end;
1, 2 являются входами, а _ – выходом, выдающий результат схемы 2искл.ИЛИ.
3.5 МОДЕЛИРОВАНИЕ
На рисунке 3.5.1 представлено моделирование схемы 2искл.ИЛИ в режиме Functional.
Рисунок 3.5.1 – Моделирование в режиме Functional
Если сравнить моделирование в режиме Functional, то оно полностью совпадает с таблицей истинности 3.1.1 схемы 2искл.ИЛИ.
На рисунке 3.5.2 представлено моделирование схемы 2искл.ИЛИ в режиме Timing
Рисунок 3.5.2 – Моделирование в режиме Timing
Так как моделирование в режиме Timing приближено к реальности и отображает задержки переключения и зачитывания состояний, из-за чего результат немного искажается от идеального.
8
4.УСТРОЙСТВО 2И-НЕ
4.1ТАБЛИЦА ИСТИННОСТИ
Данное устройство дает на выходе логический сигнал 0 только тогда, когда на обоих входах логический сигнал 1, в остальных случаях 1.
Таблица 4.1.1 отражает таблицу истинности для устройства 2И-НЕ Таблица 4.1.1 – Таблица истинности 2И-НЕ
|
|
|
= |
|
|
|
|
0 |
0 |
|
1 |
0 |
1 |
|
1 |
1 |
0 |
|
1 |
|
|
|
|
1 |
1 |
|
0 |
4.2 ФОРМУЛА
Формула логической 2И-НЕ операции выглядит следующем образом:
= = ( )
4.3 ФУНКЦИОНАЛЬНАЯ СХЕМА
На рисунке 4.3.1 представлена функциональная схема 2И-НЕ
Рисунок 4.3.1 – Функциональная схема 2И-НЕ 1, 2 являются входами, а _ – выходом, выдающий результат
схемы 2И-НЕ.
4.4 КОД НА VHDL
Ниже представлен код схемы 2И-НЕ: library ieee;
use ieee.std_logic_1164.all; entity lab1_vhd is
port (
a1: in std_logic; a2: in std_logic;
nand_out: out std_logic; );
end;
architecture synth of lab1_vhd is
9
begin
nand_out <= a1 nand a2; end;
1, 2 являются входами, а nand_ – выходом, выдающий результат схемы 2И-НЕ.
4.5 МОДЕЛИРОВАНИЕ
На рисунке 4.5.1 представлено моделирование схемы 2И-НЕ в режиме
Functional.
Рисунок 4.5.1 – Моделирование в режиме Functional
Если сравнить моделирование в режиме Functional, то оно полностью совпадает с таблицей истинности 4.1.1 схемы 2И-НЕ.
На рисунке 4.5.2 представлено моделирование схемы 2И-НЕ в режиме
Timing
Рисунок 4.5.2 – Моделирование в режиме Timing
Так как моделирование в режиме Timing приближено к реальности и отображает задержки переключения и зачитывания состояний, из-за чего результат немного искажается от идеального.
10