Министерство науки и высшего образования Российской Федерации
Федеральное государственное бюджетное образовательное учреждение высшего образования
«ТОМСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ СИСТЕМ УПРАВЛЕНИЯ И РАДИОЭЛЕКТРОНИКИ» (ТУСУР)
Кафедра комплексной информационной безопасности электронновычислительных систем (КИБЭВС)
МУЛЬТИПЛЕКСОРЫ И ДЕМУЛЬТИПЛЕКСОРЫ
Отчет по лабораторной работе №3 по дисциплине «Электроника и схемотехника 2»
Вариант №19
Студент гр.
Руководитель
Томск 2022
Введение
Цель работы – научиться создавать мультиплексоры и демультиплексоры на разных базисах, а также реализовывать функцию на мультиплексоре и дешифраторе.
Постановка задачи:
1. Составить таблицы истинности для схем, заданных вариантом. Написать формулы схем и привести их к требуемому базису.
2. Собрать схемы согласно полученным формулам. Согласно варианту создать блок большей размерности на основе полученного блока.
3. Создать схемы, которые реализуют логическую функцию, одна схема на основе мультиплексора, вторая – дешифратора.
4.Для каждой схемы провести моделирование.
5.Описать устройства с помощью HDL. Задание по варианту:
MUX: 4-1; И, ИЛИ, НЕ; 8-1 DMX: 1-8; ИЛИ-НЕ; 2-16
Логическая функция: ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
=
2
1.МУЛЬТИПЛЕКСОР 4-1
1.1ТАБЛИЦА ИСТИННОСТИ
Мультиплексор (от англ. слова multiplexer) – это функциональный узел, осуществляющий подключение (коммутацию) одного из нескольких входов данных к выходу под управлением управляющего (адресующего) слова.
Таблица 1.1 отражает таблицу истинности для мультиплексора 4-1. Таблица 1.1 – Таблица истинности мультиплексора 4-1.
|
|
|
Входы |
|
|
|
Выходы |
E |
D3 |
D2 |
D1 |
D0 |
a1 |
a0 |
F |
1 |
x |
x |
x |
b0 |
0 |
0 |
b0 |
1 |
x |
x |
b1 |
x |
0 |
1 |
b1 |
1 |
x |
b2 |
x |
x |
1 |
0 |
b2 |
1 |
b3 |
x |
x |
x |
1 |
1 |
b3 |
0 |
x |
x |
x |
x |
x |
x |
0 |
|
|
1.2 ФОРМУЛА |
|
|
|
|
||
По таблице истинности 1.1 составим формулы для выхода: |
|
|
||||||
= ( 0 ̅̅̅ ̅̅̅ |
1 ̅̅̅ |
0 |
2 |
̅̅̅ |
3 |
|
) |
|
1 |
0 |
1 |
1 |
0 |
1 |
0 |
|
|
В формулах присутствует только базисные элементы, заданные варианту: И, ИЛИ, НЕ.
1.3 ФУНКЦИОНАЛЬНАЯ СХЕМА
На рисунке 1.1 представлена функциональная схема мультиплексора 4-1.
Рисунок 1.1 – Функциональная схема мультиплексора 4-1
3
На рисунке 1.1 указаны входы и выходы, описанные в пункте 1.1. Логические элементы И, ИЛИ, НЕ присутствуют.
1.4 РЕЗУЛЬТАТ МОДЕЛИРОВАНИЯ СХЕМЫ
На рисунке 1.2 представлено моделирование мультиплексора 4-1 в
режиме Timing.
Рисунок 1.2 – Моделирование в режиме Timing
На рисунке 1.3 представлено моделирование мультиплексора 4-1 в
режиме Functional.
Рисунок 1.3 – Моделирование в режиме Functional
Помимо режима разрешения работы был проверен режим запрета, при котором сигнал был пассивным, не смотря на состояние D, на выходе было состояние логического нуля.
По результатам моделирования результат работы собранной схемы соответствует таблице истинности.
1.5 ОПИСАНИЕ С ПОМОЩЬЮ HDL
По варианту используется VHDL.
Ниже приведен код описывающий устройство мультиплексора 4-1: library ieee;
use ieee.std_logic_1164.all;
use IEEE.std_logic_unsigned.all; use IEEE.numeric_std.all;
entity MUX4_1 is
port ( D: in std_logic_vector (3 downto 0);
4
a: in std_logic_vector (1 downto 0);
E:in std_logic;
F:out std_logic); end;
architecture sync of MUX4_1 is begin
F <= E and D(to_integer(unsigned(a))); end;
На рисунке 1.4 представлена схема из RTL Viewer для кода выше.
Рисунок 1.4 – RTL Viewer представление
На рисунке 1.5 представлено моделирование в режиме Timing.
Рисунок 1.5 – Моделирование в режиме Timing
На рисунке 1.6 представлено моделирование в режиме Functional.
Рисунок 1.6 – Моделирование в режиме Functional
1.6 МАСШТАБИРОВАНИЕ МУЛЬТИПЛЕКСОРА
По варианту необходимо реализовать работу мультиплексора 8-1 на основе 4-1.
Таблица истинности для мультиплексора 8-1представлена в таблице 1.2.
5
Таблица 1.2 - Таблица истинности для мультиплексора 8-1
Входы |
|
|
|
|
|
|
|
|
|
|
Выход |
|
E |
D7 |
D6 |
D5 |
D4 |
D3 |
D2 |
D1 |
D0 |
a2 |
a1 |
a0 |
F |
1 |
x |
x |
x |
x |
x |
x |
x |
b0 |
0 |
0 |
0 |
b0 |
1 |
x |
x |
x |
x |
x |
x |
b1 |
x |
0 |
0 |
1 |
b1 |
1 |
x |
x |
x |
x |
x |
b2 |
x |
x |
0 |
1 |
0 |
b2 |
1 |
x |
x |
x |
x |
b3 |
x |
x |
x |
0 |
1 |
1 |
b3 |
1 |
x |
x |
x |
b4 |
x |
x |
x |
x |
1 |
0 |
0 |
b4 |
1 |
x |
x |
b5 |
x |
x |
x |
x |
x |
1 |
0 |
1 |
b5 |
1 |
x |
b6 |
x |
x |
x |
x |
x |
x |
1 |
1 |
0 |
b6 |
1 |
b7 |
x |
x |
x |
x |
x |
x |
x |
1 |
1 |
1 |
b7 |
0 |
x |
x |
x |
x |
x |
x |
x |
x |
x |
x |
x |
0 |
В соответствии таблицей истинности на основе мультиплексора 4-1 была разработана схема мультиплексора 8-1. Функциональная схема масштабированного мультиплексора 8-1 приведена на рисунке 1.7
Рисунок 1.7 – Функциональная схема мультиплексора 8-1 На рисунке 1.8 представлено моделирование мультиплексора 8-1 в
режиме Timing.
Рисунок 1.8 – Моделирование в режиме Timing
На рисунке 1.9 представлено моделирование мультиплексора 8-1 в
режиме Functional.
6
Рисунок 1.9 – Моделирование в режиме Functional
По результатам моделирования видно, что работа схемы соответствует таблице истинности 1.2.
С помощью VHDL также была описана схема мультиплексора 8-1 с использованием масштабирования. За основу взят мультиплексор 4-1, описанный в пункте 1.5.
library ieee;
use ieee.std_logic_1164.all;
use IEEE.std_logic_unsigned.all; use IEEE.numeric_std.all;
entity MUX8_1 is
port ( D: in std_logic_vector (7 downto 0); a: in std_logic_vector (2 downto 0);
E:in std_logic;
F:out std_logic); end;
architecture sync of MUX8_1 is component MUX4_1
port (D: in std_logic_vector (3 downto 0); a: in std_logic_vector (1 downto 0);
E:in std_logic;
F:out std_logic); end component;
signal low_out, high_out: std_logic; begin
HIGH_MUX: MUX4_1
port map(D(7 downto 4), a(1 downto 0), E, high_out); LOW_MUX: MUX4_1
port map(D(3 downto 0), a(1 downto 0), E, low_out);
F <= (high_out and a(2)) or (low_out and not(a(2))); end;
Результат моделирования мультиплексора 8-1 описанный с помощью VHDL в режиме Timing представлен на рисунке 1.10.
7
Рисунок 1.10 – Моделирование в режиме Timing
На рисунке 1.11 представлен результат моделирования в режиме
Functional.
Рисунок 1.11 – Моделирование в режиме Functional
По результатам моделирования видно, что работа схемы соответствует таблице истинности 1.2.
На рисунке 1.12 представлена схема из RTL Viewer для кода, описывающего мультиплексор 8-1.
Рисунок 1.12 – RTL Viewer представление
8
2. ДЕМУЛЬТИПЛЕКСОР 1-8
2.1 ТАБЛИЦА ИСТИННОСТИ
На приемной стороне канала передачи данных требуется выполнить обратную операцию – демультиплексирование. Эту операцию выполняют демультиплексоры, которые передают данные поступающие в последовательные моменты времени, из одного входного канал в один из нескольких каналов-приемников
Дешифратор со входом разрешения работы будет работать в режиме демультиплексора, если на вход разрешения работы Е подавать информационный сигнал, а на адресные входы подавать друг за другом коды 8 адресов приемников. Действительно, при единичном значении этого сигнала подача кодов адресов приведет к появлению действующего сигнала на соответствующем выходе, а при нулевом – нет. А это и соответствует передаче информационного сигнала в адресованный выходной канал. Таблица 2.1 отражает таблицу истинности для демультиплексора 1-8.
Таблица 2.1 – Таблица истинности демультиплексора 1-8.
|
|
|
Входы |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Выходы |
|
|
|
|
|||
|
|
2 |
|
1 |
|
0 |
|
|
|
7 |
|
|
|
6 |
|
5 |
|
|
4 |
3 |
|
2 |
1 |
0 |
|
1 |
|
0 |
|
0 |
|
0 |
b0 |
0 |
|
|
|
|
0 |
|
0 |
|
|
0 |
0 |
|
0 |
0 |
b0 |
||
1 |
|
0 |
|
0 |
|
1 |
b1 |
0 |
|
|
|
|
0 |
|
0 |
|
|
0 |
0 |
|
0 |
b1 |
0 |
||
1 |
|
0 |
|
1 |
|
0 |
b2 |
0 |
|
|
|
|
0 |
|
0 |
|
|
0 |
0 |
|
b2 |
0 |
0 |
||
1 |
|
0 |
|
1 |
|
1 |
b3 |
0 |
|
|
|
|
0 |
|
0 |
|
|
0 |
b3 |
|
0 |
0 |
0 |
||
1 |
|
1 |
|
0 |
|
0 |
b4 |
0 |
|
|
|
|
0 |
|
0 |
|
|
b4 |
0 |
|
0 |
0 |
0 |
||
1 |
|
1 |
|
0 |
|
1 |
b5 |
0 |
|
|
|
|
0 |
|
b5 |
|
|
0 |
0 |
|
0 |
0 |
0 |
||
1 |
|
1 |
|
1 |
|
0 |
b6 |
0 |
|
|
|
b6 |
|
0 |
|
|
0 |
0 |
|
0 |
0 |
0 |
|||
1 |
|
1 |
|
1 |
|
1 |
b7 |
b7 |
|
|
|
|
0 |
|
0 |
|
|
0 |
0 |
|
0 |
0 |
0 |
||
0 |
|
x |
|
x |
|
x |
|
x |
|
0 |
|
|
|
|
0 |
|
0 |
|
|
0 |
0 |
|
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
2.2 ФОРМУЛА |
|
|
|
|
|
|
|
||||||||
|
По таблице истинности 2.1 составим формулы для выходов: |
|
|
||||||||||||||||||||||
|
|
|
|
|
|
|
|
7 = 0 1 2 |
|
|
|
|
|
||||||||||||
|
|
|
|
|
|
|
|
6 = ̅̅̅ |
|
|
2 |
|
|
|
|
|
|
||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
1 |
|
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
5 = |
0 |
̅̅̅ |
2 |
|
|
|
|
|
|
||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
|
|
|
4 = ̅̅̅ |
̅̅̅ |
2 |
|
|
|
|
|
|
|||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
1 |
|
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
3 = |
0 |
|
̅̅̅ |
|
|
|
|
|
|
||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
|
2 |
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
2 = ̅̅̅ |
|
̅̅̅ |
|
|
|
|
|
|
|||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
1 |
|
2 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 = |
0 |
̅̅̅ ̅̅̅ |
|
|
|
|
|
|
|||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
|
2 |
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
0 = ̅̅̅ |
̅̅̅ ̅̅̅ |
|
|
|
|
|
|
||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
1 |
|
2 |
|
|
|
|
|
|
|
|
|
Базисным элементом является ИЛИ-НЕ, преобразуем полученные |
||||||||||||||||||||||||
формулы: |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
|
|
|
|
̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿ |
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
|
|
||||||||||||||||
|
|
|
|
|
|
̅ |
|
|
̅̅̅ ̅̅̅ |
|
|
|
|||||||||||||
|
|
|
|
7 = |
0 |
|
2 |
= ̅̅̅ |
|
|
|||||||||||||||
|
|
|
|
|
|
|
|
|
1 |
|
|
|
|
|
|
0 |
1 |
2 |
|
|
|
|
|||
|
|
|
|
|
|
|
|
|
|
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
|
|
|
|
|
||||||||||
|
|
|
|
|
|
|
|
|
|
̅ |
|
|
|
|
̅̅̅ ̅̅̅ |
|
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
6 = |
0 |
|
|
|
|
|
|||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
|
2 |
|
|
|
|
|
|
|
||
9
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
|||||
̅ |
|
|
̅̅̅ |
|
|
5 = ̅̅̅ |
|||||
|
0 |
1 |
|
2 |
|
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
|||||
̅ |
|
|
̅̅̅ |
|
|
4 = |
0 |
||||
|
1 |
|
2 |
|
|
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
|||||
̅ |
|
̅̅̅ |
|
|
|
3 = ̅̅̅ |
2 |
||||
|
0 |
1 |
|
|
|
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
|||||
̅ |
|
̅̅̅ |
|
|
|
2 = |
0 |
2 |
|||
|
1 |
|
|
||
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
|||||
̅ |
|
|
|
|
|
1 = ̅̅̅ |
2 |
||||
|
0 |
1 |
|
|
|
̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ |
|||||
̅ |
|
1 |
2 |
||
0 = 0 |
|||||
2.3 ФУНКЦИОНАЛЬНАЯ СХЕМА
На рисунке 2.1 представлена функциональная схема демультиплексора 1-
8.
Рисунок 2.1 – Функциональная схема демультиплексора 1-8 На рисунке 2.1 указаны входы и выходы, описанные в пункте 2.1.
Базисный элемент ИЛИ-НЕ присутствует согласно формуле и варианту.
2.4 РЕЗУЛЬТАТ МОДЕЛИРОВАНИЯ СХЕМЫ
На рисунке 2.2 представлено моделирование демультиплексора 1-8 в
режиме Timing.
10