5.УСТРОЙСТВО 2ИЛИ-НЕ
5.1ТАБЛИЦА ИСТИННОСТИ
Данное устройство дает на выходе логический сигнал 1 только тогда, когда на обоих входах логический сигнал 0, в остальных случаях 0.
Таблица 5.1.1 отражает таблицу истинности для устройства 2ИЛИ-НЕ Таблица 5.1.1 – Таблица истинности 2ИЛИ-НЕ
|
|
|
= |
|
|
|
|
0 |
0 |
|
1 |
0 |
1 |
|
0 |
1 |
0 |
|
0 |
|
|
|
|
1 |
1 |
|
0 |
5.2 ФОРМУЛА
Формула логической 2ИЛИ-НЕ операции выглядит следующем образом:
= = ( )
5.3 ФУНКЦИОНАЛЬНАЯ СХЕМА
На рисунке 5.3.1 представлена функциональная схема 2ИЛИ-НЕ
Рисунок 5.3.1 – Функциональная схема 2ИЛИ-НЕ 1, 2 являются входами, а _ – выходом, выдающий результат
схемы 2ИЛИ-НЕ.
5.4 КОД НА VHDL
Ниже представлен код схемы 2ИЛИ-НЕ: library ieee;
use ieee.std_logic_1164.all; entity lab1_vhd is
port (
a1: in std_logic; a2: in std_logic;
nor_out: out std_logic; );
end;
architecture synth of lab1_vhd is
11
begin
nor_out <= a1 nor a2; end;
1, 2 являются входами, а _ – выходом, выдающий результат схемы 2ИЛИ-НЕ.
5.5 МОДЕЛИРОВАНИЕ
На рисунке 5.5.1 представлено моделирование схемы 2ИЛИ-НЕ в режиме
Functional.
Рисунок 5.5.1 – Моделирование в режиме Functional
Если сравнить моделирование в режиме Functional, то оно полностью совпадает с таблицей истинности 5.1.1 схемы 2ИЛИ-НЕ.
На рисунке 5.5.2 представлено моделирование схемы 2ИЛИ-НЕ в режиме
Timing
Рисунок 5.5.2 – Моделирование в режиме Timing
Так как моделирование в режиме Timing приближено к реальности и отображает задержки переключения и зачитывания состояний, из-за чего результат немного искажается от идеального.
12
6.УСТРОЙСТВО ПО ВАРИАНТУ
6.1ТАБЛИЦА ИСТИННОСТИ
Вариант №19. Формула: ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
=
Таблица 6.1.1 отражает таблицу истинности для устройства работающего по формуле .
Таблица 6.1.1 – Таблица истинности F
|
|
|
|
|
|
|
|
|
|
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
1 |
|
|
|
|
|
0 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
1 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
1 |
0 |
1 |
1 |
0 |
0 |
0 |
1 |
1 |
0 |
1 |
0 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
0 |
6.2 ФУНКЦИОНАЛЬНАЯ СХЕМА
На рисунке 6.3.1 представлена функциональная схема устройства, выполняющую логику
Рисунок 6.3.1 – Функциональная схема F
, , , являются входами, а – выходом, выдающий результат схемы F.
6.3 КОД НА VHDL
Ниже представлен код схемы устройства F:
13
library ieee;
use ieee.std_logic_1164.all; entity lab1_vhd is
port (
x:in std_logic;
y:in std_logic;
z:in std_logic;
w:in std_logic; F: out std_logic );
end;
architecture synth of lab1_vhd is begin
F <= not((x xor (y and z)) or w); end;
, , , являются входами, а – выходом, выдающий результат схемы F.
6.4 МОДЕЛИРОВАНИЕ
На рисунке 6.5.1 представлено моделирование схемы устройства F в
режиме Functional.
Рисунок 6.5.1 – Моделирование в режиме Functional
Если сравнить моделирование в режиме Functional, то оно полностью совпадает с таблицей истинности 6.1.1 схемы устройства F.
На рисунке 6.5.2 представлено моделирование схемы устройства F в
режиме Timing.
Рисунок 6.5.2 – Моделирование в режиме Timing
Так как моделирование в режиме Timing приближено к реальности и отображает задержки переключения и зачитывания состояний, из-за чего результат немного искажается от идеального.
14
Заключение
В результате выполнения лабораторной работы были изучены основные инструменты САПР QuartusII и получены навыки моделирования в ней работы схем на основе простых логических элементов.
Были собраны такие схемы как:
-2И;
-2ИЛИ;
-2искл.ИЛИ;
-2И-НЕ;
-2ИЛИ-НЕ;
-схема по варианту
Для каждой схемы была составлена таблица истинности, и результаты моделирования были сравнены с ней. Моделирования всех схем в режиме Functional полностью совпадало со ответствующими таблицами.
Моделирование в режиме Timing выдавало небольшие задержки и ложные срабатывания, которые как раз таки и объясняются задержками в считывании и переключений состояний узлов.
15