3.1 Интерфейс памяти и процессора

В каждом процессоре, кроме ADSP-2100, 4 шины соединяют процессор с памятью: шина адреса памяти данных, шина данных памяти данных, шина адреса памяти инструкций, шина данных памяти инструкций. Из них наружу выведены только 2 шины: шина адреса памяти и шина данных памяти, которые могут быть использованы для доступа, как к памяти данных, так и к памяти инструкций.

Внешние устройства могут получать контроль над шинами с помощью сигналов ВR (Bus Request - запрос шины) и BG (Bus Grant - предоставление шины). Процессоры могут продолжать работу с внутренней памятью, в то время как внешняя шина предоставлена другому процессору, если не требуется доступ к внешней памяти.

Процессоры, за исключением ADSP-2100, поддерживают периферийные устройства с отображением регистров устройств на адресное пространство памяти и с программированием времени тактов ожидания (Wait States).

Схема загрузки позволяет загружать внутреннюю память инструкций автоматически после сброса. Загружать инструкции можно либо с ПЗУ через интерфейс с памятью, либо от хост-процессора через интерфейс с хост-процессором.

Процессоры семейства отличаются своей реакцией на прерывания. Генератор адресов инструкций позволяет реагировать на них практически без задержки. Прерывания могут быть вложены, при этом не создается дополнительной задержки. Внешние прерывания могут быть сконфигурированы по спаду или по уровню. Таймер, последовательные порты, порт интерфейса с хост-процессором и аналоговый интерфейс могут генерировать внутренние прерывания.

3.2 Набор инструкций

За очень малым количеством исключений, все процессоры имеют один унифицированный набор инструкций, специально разработанный для совместимости снизу-вверх с более поздними устройствами.

Набор инструкций процессоров семейства ADSP-21xx обеспечивает гибкие пересылки данных. Многофункциональные инструкции комбинируют одну или более пересылок с арифметической операцией, причем каждая инструкция может быть выполнена за один цикл. Язык ассемблера использует математическую мнемонику для простоты написания и читаемости программ.

3.3 Производительность для задач dsp

DSP приложения налагают специальные требования на производительность процессора, что отличает архитектуру DSP от других архитектур и процессоров. Должно обеспечиваться не только быстрое исполнение инструкций, но и достаточно быстрая работа в следующих областях:

• Быстрая и гибкая арифметика - базовая архитектура обеспечивает выполнение умножения, умножения с накоплением, сравнительно большого объема сдвигов, и стандартных арифметико-логических операций в течение одного цикла. Кроме того, арифметические устройства допускают произвольную последовательность вычислений, так что данный DSP алгоритм может исполняться без изменения последовательности инструкций.

• Расширенный диапазон - расширенные суммы произведений, достаточно часто встречающиеся в DSP алгоритмах, поддерживаются в устройстве умножения/аккумулирования (MAC) процессоров семейства, 40-битовый аккумулятор обеспечивает 8-битовою защиту от переполнения при последовательности сложений, чтобы не допустить потерю данных или диапазона прежде, чем произойдет потеря данных. Существуют специальные инструкции для масштабирования чисел с плавающей точкой.

• Загрузка 2-х операндов в одном цикле - при расширенном суммировании произведений, в каждом цикле требуется 2 операнда, чтобы производить вычисления. Процессоры могут обеспечить производительность 2 операнда/цикл, где бы ни находились данные - в памяти на чипе или во внешней памяти.

• Аппаратно-реализованные кольцевые буфера - большой класс DSP приложений, включая фильтры, нуждается в кольцевых буферах. Процессоры включают аппаратуру для обработки циклического перехода указателя, что упрощает реализацию кольцевых буферов и уменьшает нагрузку, что в свою очередь увеличивает производительность.

• Циклы и переходы без дополнительных циклов ожидания - многие DSP алгоритмы повторяемы и семантически представляют собой циклы. Генератор адресов инструкций процессоров семейства поддерживает циклы без дополнительных затрат времени, сочетая отличную производительность с ясностью структуры программы. Также, условные переходы не вызывают дополнительных затрат времени.

• И другие специализированные операции, в том числе примитивы операций деления и арифметики с плавающей запятой, режим реверса бит адреса для реализации алгоритма БПФ и многое другое.