53. Декадный счетчик

Для создания счетчиков, у которых , в двоичные счетчики вводят дополнительные логические связи (прямые и обратные). Таким образом, например, получают широко распространенные десятичные (декадные) счетчики с, имеющие десять комбинаций выходных сигналов.

Осуществим синтез декадного счетчика, который производит подсчет импульсов в коде 8421. Для реализации этого счетчика требуется не менее триггеров, так как, при этомсостояний счетчика будут нештатными. На основании таблицы состояний получаем карты Карно для функций переходов и функцийвозбуждения J и K входов триггеров (рис. 3.24 и рис. 3.25).

№Таблица 3.14

Рис. 3.24. Карты Карно для функций переходов

Рис. 3.25. Карты Карно для функций входов JK-триггеров

После минимизации функции входов имеют вид

, ,,,

, ,,. (3.34)

Логическая схема синтезированного декадного счетчика в коде 8421 приведена на рис. 3.26.

Рис. 3.26. Логическая схема декадного счетчика

63) Типовая структура микросхем памяти с произвольным обращением показана на рис. 6.1. Накопитель представляет собой прямоугольную матрицу элементов памяти (ЭП), содержащую строк истолбцов. Таким образом, емкость накопителя. Каждый ЭП подключен к адресным (АШ) и разрядным (РШ) шинам. Выбор необходимого ЭП осуществляется путем подачи определенной комбинации адресных переменных (). Адресные дешифраторы строк (ДШ_X) и столбцов (ДШ_Y) формируют сигналы выборки на соответствующих АШ, которые определяют строку и столбец накопителя, в которых расположен выбираемый ЭП. Таким образом, адресных входов позволяют выбрать один изэлементов памяти.

Рис. 6.1. Общая структура микросхем памяти с произвольной выборкой

Запись или считывание информации в выбранном ЭП осуществляется с помощью формирователей сигналов записи-считывания (ФЗС), каждый из которых подключается к РШ одного из столбцов накопителя. Выходные сигналы дешифратора ДШ, поступают по АШ на ФЗС, разрешая работу одного из них в режиме записи или считывания. В режиме записи выбранных ФЗС формирует на подключенный к нему РШ сигнал, устанавливающий ЭП, расположенный в строке, на которую подан сигнал выборки с выхода ДШ_X, в состояние 0 или 1 в зависимости от потенциала, поступающего на вход данных (Data Input). В режиме считывания соответствующий ФЗС воспринимает сигнал, поступающий на РШ от выбранного ЭП. Этот сигнал, указывающий состояние ЭП (0 или 1), усиливается ФЗС и передается на выход данных (Data Output) через буферный каскад (БК), в качестве которого обычно используются каскады с открытым коллектором или с тремя состояниями.

Схема управления (СУ) определяет режим работы схемы ОЗУ. По сигналу разрешаются или запрещаются операции записи или чтения. Сигналпозволяет выбрать требуемую микросхему памяти в ЗУ, состоящим из ряда микросхем. Подача сигнала на входпри наличии сигналавыбора микросхемы позволяет выбрать режим записи, если, или считывания, если. Примикросхема находится в режиме хранения, т.е. состояние ЭП не меняется при любых сигналах на входах,,. Выходнаходится в отключенном состоянии. В некоторых типах микросхем памяти имеется несколько входов:,, …. При этом выбор микросхемы производится при выполнении определенной логической функции, например.

Для уменьшения числа выводов обычно используются комбинированные (двунаправленные) выводы , которые при записи работают как входы, а при считывании – как выходы. При этом часто вводится дополнительный вход разрешения выдачи(Output Enable). При сигнале выходнаходится в отключенном состоянии, а припроизводится выдача считываемой информации.

Статические ОЗУ. Основой статического ОЗУ является накопитель или матрица памяти, состоящая из отдельных запоминающих (бистабильных) ячеек. Обычно в качестве этих ячеек используются различные типы триггеров. Двоичная информация, записанная в такую ячейку, может сохраняться в этой ячейке до тех пор, пока ее не заменят другой или не будет снято напряжение питания.

Статические ЗУ в 4–5 раз дороже динамических и приблизительно во столько же раз меньше по максимально достижимой информационной емкости. Их достоинством является высокое быстродействие, а типичной областью использования – схемы кэш-памяти, буферы FIFO, LIFO, память данных небольшой емкости для микроконтроллеров, быстродействующих коммуникационных устройств и т.п.

Динамические ОЗУ. В динамических ЗУ данные хранятся в виде зарядов емкостей МОП-структур и основой ЭП является просто конденсатор небольшой емкости. Заряженное состояние конденсатора считается состоянием логической единицы, разряженное – состоянием логического нуля. Такой ЭП значительно проще триггерного, содержащего 4 или 6 транзисторов, что позволяет разместить на кристалле намного больше ЭП (примерно в 4–5 раз) и обеспечивает динамическим ЗУ максимальную емкость. В то же время из-за токов утечки конденсатор со временем разряжается, и хранение данных требует их периодической регенерации (через каждые несколько миллисекунд).

Динамические ЗУ характеризуются наибольшей информационной емкостью, малым энергопотреблением и невысокой стоимостью, поэтому именно они используются как основная память ЭВМ.

Устройство типовой ячейки памяти динамического ОЗУ приведено на рис. 6.2. Хранение информации происходит в емкости (затвор-исток) полевого транзистора, а транзисторвыполняет роль ключа выборки. Режим хранения обеспечивается периодической регенерацией заряда емкостис частотой около сотки герц. В процессе регенерации уменьшение заряда на емкости компенсируется усилителем регенератором. Динамические ОЗУ имеют малую потребляемую мощность (50…500 мВт), так как для хранения информации почти не потребляется энергия, и все структуры работают в импульсном (ключевом) режиме.

Рис. 6.2. Элемент памяти динамического ОЗУ

Особенностью почти всех динамических ЗУ является мультиплексирование шины адреса. Адрес делится на два полуадреса, один из которых представляет собою адрес строки, а другой – адрес столбца матрица ЭП. Оба полуадреса подаются на одни и те же выводы корпуса микросхемы поочередно. Подача адреса строки сопровождается стробом (Row Address Strobe), а адреса столбца – стробом (Column Address Strobe). При этом полуадреса заносятся в регистры адреса строки и столбца соответственно. Причиной мультиплексирования адресов служит стремление уменьшить число выводов корпуса микросхемы и тем самым удешевить ее, а также то обстоятельство, что полуадреса и сигналы ив некоторых режимах и схемах используются различно (например, в режимах построчной регенерации адрес столбца вообще не нужен). Сокращение числа внешних выводов корпуса для динамических ЗУ особенно актуально, т.е. они имеют максимальную емкость и, следовательно, большую разрядность адресов. Например, ЗУ с организацией 16М×1 имеет 24-разрядный адрес, а мультиплексирование сократит число адресных линий на 12.

На рис. 6.3. приведены примеры условных графических обозначений микросхем ОЗУ.

Рис. 6.3. Условные обозначения микросхем ОЗУ