- •2. Сравнительная оценка базовых логических элементов
- •4. Типы корпусов микросхем
- •5. Условное графическое обозначение микросхем
- •6. Основы булевой алгебры
- •7. Аксиомы и законы булевой алгебры
- •8. Формы представления логических функций
- •12. Карты Карно для двух, трех, четырех и пяти переменных. Порядок минимизации функций с помощью карт Карно. Примеры минимизации
- •17. Комбинационные устройства: определение, методика проектирования
- •18. Шифраторы
- •19. Дешифратор
- •22, Преобразователи кодов
- •24, Мультиплексоры
- •25. Мультиплексорное дерево
- •27. Демультиплексоры
- •28. Сумматоры и полусумматоры
- •31. Многоразрядные двоичные сумматоры
- •33. Двоичные компараторы
- •35. Мажоритарный элемент
- •36. Программируемые логические матрицы
- •40. Реализация шифраторов, дешифраторов, мультиплексоров и демультиплексоров на плм
- •43. Последовательностные устройства: определение, основные типы устройств, методика проектирования
- •44. Триггеры
- •45. Классификация триггеров по функциональному назначению
- •46. Регистры
- •47. Регистры хранения
- •48. Регистры сдвига
- •49. Счетчики
- •50. Последовательные счетчики
- •51. Параллельные счетчики
- •52. Вычитающий и реверсивный счетчик
- •53. Декадный счетчик
- •64) Постоянные запоминающие устройства
- •65) Увеличение объема памяти запоминающих устройств
- •66) Назначение цап и ацп
- •67) Основные характеристики цап и ацп
- •68) Цап с матрицей взвешенных резисторов
- •69) Цап с матрицей r-2r
- •71) Области применения цап
- •72) Ацп времяимпульсного типа
- •73) Ацп с двойным интегрированием
- •74) Ацп параллельного преобразования (прямого преобразования)
- •75) Ацп последовательного счета (развертывающего типа)
- •76) Ацп следящего типа
- •77) Ацп последовательного приближения (поразрядного уравновешивания)
- •78) Области применения ацп
- •79) Схема выборки и хранения
- •85) Общая структура и принципы функционирования микропроцессорных систем
- •91. Способы адресации операндов. Особенности способов адресации.
- •92. Формат типовой команды микропроцессора. Одноадресные, двухадресные, и трехадресные команды. Классификация групп операций микропроцессора.
- •93. Команды пересылки. Команды арифметических и логических операций.
- •94. Команды сдвига. Команды сравнения и тестирования. Команды управления процессором.
- •95. Команды битовых операций. Операции управления программой.
- •96. Структурная схема, физический интерфейс и условное графическое обозначение однокристального микроконтроллера (мк) к1816ве48.
- •97) Структурная организация центрального процессора мк к1816ве48.
- •98) Организация памяти программ и данных мк к1816ве48.
- •99) Организация системы ввода-вывода мк к1816ве48.
- •100) Организация систем подсчета времени, прерываний и синхронизации мк к1816ве48.
- •101) Средства расширения памяти программ мк к1816ве48: интерфейс, схе-мы подключения, временные диаграммы.
- •102) Средства расширения памяти данных мк к1816ве48: интерфейс, схемы подключения, временные диаграммы.
- •103) Средства расширения ввода-вывода мк к1816ве48: интерфейс, схемы подключения, временные диаграммы.
51. Параллельные счетчики
Параллельные счетчики. В счетчиках этого типа счетные импульсы одновременно (параллельно) поступают на синхровходытриггеров во всех разрядах. Параллельные счетчики обычно строятся на базеRS-, JK-, D-триггеров, синхронизируемых фронтом.
Структурное проектирование таких счетчиков выполняется с помощью словарного метода. В качестве примера выполним синтез структуры суммирующего параллельного счетчика с модулем счета наJK-триггерах. Для реализации счетчика требуется триггера, так как. Используя таблицу состояний счетчика (таблица 3.12), находим функции переходовдля каждого разряда (рис. 3.16). С помощью словаря переходовJK-триггеров (таблица 3.6) получаем карты Карно для функций входов J- и K-триггеров в каждом разряде (рис. 3.17). После минимизации функции входов имеют вид:
, ,;
, ,. (3.28)
Таблица 3.12
№ сост. | |||||||||
0 |
0 |
0 |
0 |
0 |
0 |
1 |
00 |
00 |
01 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
00 |
01 |
10 |
2 |
0 |
1 |
0 |
0 |
1 |
1 |
00 |
11 |
01 |
3 |
0 |
1 |
1 |
1 |
0 |
0 |
01 |
10 |
10 |
4 |
1 |
0 |
0 |
1 |
0 |
1 |
11 |
00 |
01 |
5 |
1 |
0 |
1 |
1 |
1 |
0 |
11 |
01 |
10 |
6 |
1 |
1 |
0 |
1 |
1 |
1 |
11 |
11 |
01 |
7 |
1 |
1 |
1 |
0 |
0 |
0 |
10 |
10 |
10 |
Таким образом, для суммирующего счетчика с система уравнений информационных входов триггеров имеет вид
, ,.
52. Вычитающий и реверсивный счетчик
В вычитающем счетчике номер последующего состояния должен быть на единицу меньше номера предыдущего состояния. В остальном синтез такого счетчика производится по приведенной выше методике.
№ | ||||||||||||
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
00 |
00 |
00 |
01 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
00 |
00 |
01 |
10 |
2 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
1 |
00 |
00 |
11 |
01 |
3 |
0 |
0 |
1 |
1 |
0 |
1 |
0 |
0 |
00 |
01 |
10 |
10 |
4 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
1 |
00 |
11 |
00 |
01 |
5 |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
0 |
00 |
11 |
01 |
10 |
6 |
0 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
00 |
11 |
11 |
01 |
7 |
0 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
01 |
10 |
10 |
10 |
8 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
11 |
00 |
00 |
01 |
9 |
1 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
10 |
00 |
00 |
10 |
Рис. 3.19. Вычитающий счетчик на JK-триггерах
На рис. 3.19 показана схема вычитающего счетчика с , в котором информационные входы триггеров описываются уравнениями:
, ,. (3.30)
Реверсивный счетчик осуществляет счет импульсов как в режиме сложения, так и в режиме вычитания. Режим работы счетчика задается с помощью схемы управления. Исходя из уравнений для информационных входов (3.29) и (3.30) следует, что при изменение способа подсчета импульсов функции возбуждения на информационных входах первого триггера не изменяются (), а логические переменные, входящие в функцииJ и K входов второго и третьего триггеров, меняются на инверсные. Поэтому для реверсирования счета необходимо произвести коммутацию входов второго и третьего триггеров счетчика. Эта коммутация осуществляется с помощью сигнала управления , принимающего значения 1 и 0 в зависимости от направления счета. Тогда логические уравнения, описывающие работу схемы управления, имеют вид
; . (3.31)
При обеспечивается режим сложения, а при– режим вычитания.
Полученные выражения можно реализовать с помощью логических элементов И–ИЛИ–НЕ. Для этого преобразуем выражения (3.31) к следующему виду
, . (3.32)
Схема реверсивного счетчика на JK-триггерах и логических элементах И–ИЛИ–НЕ показана на рис. 3.20.
Рис. 3.20. Схема реверсивного счетчика с