31. Интерфейс Микропроцессора. Шина данных. Управление разрядностью шины данных. Контроль по паритету

МП Intel 486 имеет 168-выходной корпус с матричным расположением.

Взаимодействие МП с другими устройствами системы осуществляется при помощи 32-разрядной шины данных, 32-разрядной шины адреса и шины управления.Шина данных D31-D0 является двунаправленной, имеет возможность установки в высокоимпедансное состояние. Обеспечивает передачу данных между МП и др. устройствами системы.Изменение разрядности шины данных осуществляется с помощью сигналов на входах BS16# и BS8#. Разрядность шины данных:BS16#, BS8#Сигналы на этих входах позволяют связать МП с 16- и 8-разрядными шинами данных. МП опрашивает эти входы в каждом такте. При активизации этих сигналов МП автоматически генерирует вместо одного зап роса передачи данных большого формата несколько запросов передачи данных меньшего формата.

BS16# BS8# Шина данных

0 0 8 бит

0 1 16 бит

1 0 8 бит

1. 1 32 бит

32.Шина адреса микропроцессора. Адресное пространство памяти. Адресное пространство ввода – вывода.

А31-А0.

Является двунаправленной и имеет возможность установки в высокоимпедансное состояние.

На шине адреса МП формирует физический адрес байта памяти.

Адресное пространство памяти: 2³² = 2² * 2¹⁰ * 2¹⁰ * 2¹⁰ = 4 ГБ

Диапазон адресов: 0–2³²-1

00000000h – FFFFFFFFh

Также на шине адреса МП формирует адрес из пространства ввода-вывода (адрес порта).

Адресное пространство ввода-вывода 64К (65536 портов).Адрес порта передается по линиям A15-A0.

Современные МП – это МП с изолированной шиной, т.е. адресное пространство памяти и портов ввода-вывода перекрываются, т.е. есть нулевая ячейка памяти и нулевой порт.

Для работы с памятью и пространством ввода-вывода используются разные команды. Для работы с памятью – команда MOV, для работы с пространством ввода-вывода – команды: 1)IN (ввод из порта), 2)OUT (вывод в порт).

33.Командный цикл. Такт Магистрали. Цикл магистрали.

Элементарным интервалом времени при реализации протоколов обмена является такт магистрали, равный одному пери- оду сигнала, поступающему на вход Clock МП (внешняя тактовая частота МП или частота системной шины).

такт Т1 Т2 Т2 Т2

clock

цикл магистрали такты

ожидания RDY#=0

f = 100 МГц.

Т = 1/а = 1/100 МГц = 10 нс.

Полная передача инф-ции происходит в течение цикла магистрали, состоящего из 2 или > тактов.

Каждый цикл магистрали продолжается до получения от внешней аппаратуры сигнала READY (готов RDY).Если READY не активен, то такт T2 повторяется до тех пор, пока проверка входа READY не укажет на его активность. Повторяющиеся такты T2 называются тактами ожидания.

Командный цикл – время выборки команды из памяти и ее выполнение.Командный цикл начинается с цикла магистрали “выборка команды”.

34.Сигналы определения цикла магистрали микропроцессора

72.Сигналы определения цикла магистрали.

M/IO#, D/C#, W/R#. Типы циклов магистрали

Указывают тип выполняемого цикла магистрали.

M/ IO#	D/ C#	W/ R#	цикл магистралей
0 0 0 0 1 1 1 1	0 0 1 1 0 0 1 1	0 1 0 1 0 1 0 1	подтверждение прерывания спец. цикл останов. чтение из порта запись в порт выборка команды резерв чтение из памяти запись в память

M/IO# = 0 – цикл обращения к портам.

M/IO# = 1 – цикл обращения к памяти.

W/R# = 0 – цикл чтения.

W/R# = 1 – цикл записи.

D/C# = 0 – цикл управления.

D/C# = 1 – цикл данных.

Пример:

OUT 34h , AL

M/IO# = 0.

D/C# = 1.

W/R# = 1.

35. Циклы магистрали микропроцессора –

1) _{регист. регист.}

MOV AL , BL

_{выборка}

^{команды}

2) _{регистр. прямая}

MOV AL , AS

_{выборка чтение из}

^{команды памяти}

M/IO# = 1, D/C = 1, W/R# = 0

3) _{прям. регист.}

MOV AM , BL

_{выборка запись в}

^{команды память}

4)

OUT 20h , AL

_{выборка запись в}

^{команды порт}

M/IO# = 0, D/C# = 1, W/R# = 1

5)

INC A ; (A):=(A)+1

_{выборка чтение из запись в}

^{команды памяти память}

Протокол обмана МП:

T1 T2 T1 T2

T_i

clock

A31-A0

M/IO#,D/C#

ADS#

W/R#

READY#

D31-D0

данные цикл в МП цикл чтения записи цикл магистрали такты - такты

ожидания RDY#=0

f = 100 МГц.

Т = 1/а = 1/100 МГц = 10 нс.

Полная передача инф-ции происходит в течение цикла магистрали, состоящего из 2 или > тактов.

Каждый цикл магистрали продолжается до получения от внешней аппаратуры сигнала READY (готов RDY).

Если READY не активен, то такт T2 пов-торяется до тех пор, пока проверка входа READY не укажет на его активность. По-вторяющиеся такты T2 называются тактами ожидания.

36. Цикл МП “Захват магистрали”- Активный сигнал на входе Hold VG гово- рит о том, что некое активное устройство просит МП передать ему управление магистралью. В ответ, после завершения текущего цикла магистрали, МП переводит свои выходы в высокоимпедансное состояние и формирует сигнал подтверждения на выходе HLDA.

37. Блокированные циклы - Циклы магистрали блокируются при вы-полнении команд типа Чтениемодификация запись (например, INC A ; (A):=(A)+1). Операции этого типа производятся над ячейками памяти. Во избежание обращения другого ус-ва между чтением и записью микропроцес- сору должно быть представлено монопольное управление магистралью. Сигнал на выходе LOCK# говорит о том, что МП выполняет операцию типа Чтение-модификация-запись и не может передать управление магистралью.

38. Псевдоблокированные циклы - Подразумевают, что др. активные ус-ва кроме МП не получают управление магистралью при многоцикловых передачах длинных операндов (вещественные числа, заполнение строки КЭШ). Сигнал на выходе PLOCK# говорит о том, что МП выполняет операции с длинными операндами и не может передать управление магистралью.

39. Иницилизация микропроцессора - Сброс МП выполняется сигналом на входе RESET. Запускается микропрограмма инициализации МП, которая осуществляет самотестирование МП. Регистр EAX содержит результаты самотестирования. Нулевое значение означает, что МП работоспособен. Регистр DX содержит № МП. МП переключается в реальный режим работы. В CS загружается код CS=F000h. В счетчик команд загружается код IP=FFF0h. ФА=F0000h+FFF0h=FFFF0h. Для ПЗУ выделяются последние байты первого МБ ОП, т.е. ячейки в диапазоне F0000h-FFFFFh

46. Режим виртуального 8086 микропроцессора. Переключение «реальный – защищенный режим»..

Режим виртуального 8086 (V86, VM86, иногда просто виртуальный режим) — режим адресации процессоров семейства x86 совместимый с прародителем семейства — процессором Intel 8086. Является подрежимомзащищенного. Впервые появился в процессоре 80386 и предназначался главным образом для создания т. н. «виртуальных DOS-машин», виртуальных сред для исполнения приложений господствовавшей в то время в мире персональных ЭВМ операционной системы MS-DOS. Является первой попыткой корпорации Intel внедрить в свои процессоры технологии аппаратной виртуализации.

Задача виртуального 8086 представляет собой обычную задачу защищенного режима со следующими особенностями: