Руководство пользователя по сигнальным процессорам Sharc

Хост-интерфейс 8

Таблица 8.2. Биты адреса, которые следует устанавливать во время асинхронных передач хост-процессора

* Временные параметры установки и удержания для этих адресных линий определены в

Перечне технических характеристик ADSP 2106х.

** Полное описание этих адресных полей см. в разделе «Карта памяти ADSP 2106х» в главе Память данного руководства.

Табл. 8.2 охватывает все случаи, включая многопроцессорные системы, но в зависимости от конфигурации системы в управлении может нуждаться меньшее количество бит адреса. В системе с одним ADSP 2106x хост процессору нет необходимости управлять адресным полем М.

Хост процессор может выполнять прямые чтение и запись нормальных (32 или 48 разрядных) или коротких (16 разрядных) слов. Если адресное поле S равно «1m», где «m» – старший бит адреса короткого слова, происходит передача коротких слов; если поле S равно «01» – нормальных, если же при этом в регистре SYSCON бит IWT установлен в 1, определяя тем самым передачу командных слов, то 48 разрядных.

Когда использование асинхронных передач и прямой доступ к внутренней памяти не требуются, адреса могут не иметь все 32 бита. Обязательно должны устанавливаться только младшие 8 бит, ADDR7 0. Биты ADDR21 17 должны обнуляться, при этом биты ADDR31 22 игнорируются, или ADDR21 19 могут не устанавливаться, если один из битов ADDR31 22 установлен в 1, см. табл. 8.2.

Тактовая частота асинхронной записи Для обеспечения максимальной скорости асинхронной записи данные

фиксируются на выводах четырехуровневого буфера FIFO; этот буфер

271

8 Хост-интерфейс

называется FIFO записи ведомого (см. рис. 8.1). Такая буферизация восстанавливает синхронизацию предыдущего записанного слова во время записи нового слова и позволяет осуществлять асинхронную запись на полной тактовой частоте АDSP 2106х.

Широковещательные записи

Хост процессор может осуществлять запись сразу в несколько ADSP 2106х, выставив линию CS каждого из них. Каждый ADSP 2106х будет принимать запись, как если бы он был единственным устройством, к которому выполняется доступ. Поскольку сигналы на линиях REDY объединяются по схеме «монтажное ИЛИ» (если ее выход сконфигурирован как с выход с открытым стоком), она будет установлена в активное состояние, только когда все выбранные ADSP 2106х будут находиться в состоянии готовности (это справедливо, только если REDY не «подтянут» к питанию). Когда выставлен

, линия ACK не активна.

Хост интерфейс однопроцессорной системы

В системах с одним ADSP 2106х (ID2 0=000) хост процессору нет необходимости управлять линиями адресного поля М (ADDR21 19), а также этот ADSP 2106х не будет распознавать синхронные обращения. Однако если ID2 0 этого ADSP 2106х имеет значение, отличное от 000, хост процессор должен осуществлять управление этими адресными линиями. (заметим, что это устраняет

необходимость выставления раньше ). Для учета буферных задержек

при опросе сигнала REDY необходимо гарантировать правильное восстановление синхронизации этого сигнала хост процессором.

8.2.2.1. Временные соотношения при асинхронной передаче

Когда выставлен (низкий уровень) сигнал ADSP 2106х – выбор кристалла,

выбранный ADSP 2106х немедленно сбрасывает сигнал REDY, с задержкой примерно 10 нс. Точные временные соотношения приведены в Перечне технических характеристик ADSP 2106х (сброс REDY осуществляется именно

, а не или , потому что для этих сигналов буферы хост интерфейса могут еще не быть разрешены, если не выставлен . может выставляться до или после выставления , но REDY не будет выставлен до выставления и стробов или . Это соответствует истине, только

если стробы или являются активными при выставлении , в

противном случае задержка определяется переключательной характеристикой tTRDYHG, определенной в разделе временных соотношений «Запрос шины в

272

Хост-интерфейс 8

многопроцессорной системе и запрос шины хост процессором» в Перечне технических характеристик ADSP 2106х).

REDY выставляется раньше или и сбрасывается, только если ADSP 2106х не готов выполнить чтение или запись; единственным исключением является ситуация, когда еще раньше выставляется . Линия REDY находится

в состоянии выхода с открытым стоком для облегчения взаимодействия с общими шинами. Оно может быть изменено на состояние активного управления установкой бита ADREDY в регистре SYSCON.

На рис. 8.3 представлены временные диаграммы цикла записи хост процессором, обсуждаемого ниже, включая упаковку и распаковку данных. Эта диаграмма справедлива для конкретной аппаратной организации хост интерфейса, представленной на рис. 8.8 в конце этой главы.

1.Хост процессор выставляет адрес. и декодируются компаратором адреса интерфейса шины хост процессора и не нуждаются в непосредственной поддержке хост процессором. Выбранный ADSP 2106х немедленно сбрасывает REDY.

2.Хост процессор выставляет и выводит данные (согласно временным требованиям, определенным в перечне технических характеристик).

3.Когда выбранный ADSP 2106х готов принять данные, он выставляет REDY. Это происходит после того, как текущий ведущий завершил свою передачу и

выставил . разрешает буферам хост интерфейса выводить данные по шине ADSP 2106х.

4.После того, как REDY выставлен, хост процессор сбрасывает и прекращает вывод данных.

5.Выбранный ADSP 2106х фиксирует данные по переднему фронту .

Примечание: в этом примере организации хост интерфейса сигналы и получены компаратором адреса (см. рис. 8.8).

После записи первого слова последовательность такова:

6.Хост процессор выставляет и выводит данные (согласно временным требованиям, определенным в перечне технических характеристик).

7.Если ADSP 2106х не готов принять данные, он сбрасывает REDY.

8.После того, как REDY выставлен, хост процессор сбрасывает и прекращает вывод данных.

273

8 Хост-интерфейс

Рис. 8.3. Временные диаграммы циклов чтения и записи хостпроцессором

9. Выбранный ADSP 2106х фиксирует данные по переднему фронту .

Выставленный сигнал могут иметь более одного ADSP 2106х в любой момент записи, но не чтения вследствие конфликтов шины.

На рис. 8.3 также представлены временные диаграммы цикла чтения хост процессором, относящиеся к рис. 8.8. Чтение осуществляется в такой последовательности:

1.Хост процессор выставляет адрес. Сигналы и соответствующей линии декодируются компаратором адреса интерфейса шины хост процессора. Выбранный ADSP 2106х немедленно сбрасывает REDY и выставляет .

2.Хост процессор выставляет .

3.Выбранный ADSP 2106х выводит данные на шину и выставляет REDY, когда данные становятся доступными.

274

Хост-интерфейс 8

4.Хост процессор фиксирует данные и сбрасывает . После чтения первого слова последовательность такова:

5.Хост процессор выставляет .

6.Выбранный ADSP 2106х сбрасывает REDY, затем вновь выставляет REDY, выводя данные, когда это становится возможным.

7.Когда выставляется REDY, хост процессор сбрасывает и фиксирует данные.

8.2.3. Синхронные передачи

Для выполнения синхронной передачи данных сигнал на линии не

выставляется, и хост процессор должен действовать подобно другому ADSP 2106х в многопроцессорной системе. Для этого он должен сгенерировать адрес в

пространстве памяти многопроцессорной системы ADSP 2106х, выставить и либо и вывести или зафиксировать данные.

В однопроцессорных системах (ID2 0=000) синхронная передача может не использоваться. Для осуществления синхронной передачи в многопроцессорной системе хост процессор должен управлять либо адресным полем М (ADDR21 19), устанавливая значения 0 7 для выбора одного из ADSP 2106х (с помощью его ID2 0), либо одной из линий адресного поля Е, устанавливая ее в состояние высокого уровня для выбора адреса во внешней памяти (адресные поля описаны в разделе «Карта памяти ADSP 2106х» главы Память).

При выполнении синхронной передачи для добавления состояний ожидания к процессу передачи хост процессора ADSP 2106х использует сигнал ACK вместо REDY – хост процессор должен задержать выполнение синхронной передачи, пока ADSP 2106х не выставит ACK. Во время цикла перехода управления шиной хост процессору синхронные обращения распознаваться не будут (см. рис. 8.3). Это предотвращает появление любого неправильного обращения в то время, когда внешние буферы хост процессора начинают управлять адресом, данными и стробами. Заметим, что во время НТС может произойти кратковременный сбой сигнала АСК, и этот сигнал нельзя принимать во внимание до следующего цикла.

При выполнении синхронной передачи хост процессор должен использовать то же самое число состояний ожидания, что сконфигурировано для пространства

275

8 Хост-интерфейс

памяти многопроцессорной системы; иначе система может «зависнуть». Эта конфигурация производится установкой бита MMSWS регистра WAIT.

Когда ADSP 2106х отвечает на синхронное чтение, он выдает истинные данные только в течение одного цикла, даже если обращение продлевается хост

процессором. После того, как хост процессор синхронно выставит , ADSP

2106х будет выводить истинные данные только в первом цикле после выставления ACK и переведет шину данных в третье состояние на время

следующих циклов, даже если сигнал по прежнему выставлен хост процессором.

8.2.4. Устранение взаимных блокировок хост-процессора и ADSP-2106x

при помощи SBTS

Выставление обоих сигналов и переводит ADSP 2106х в режим ведомого. В этом режиме могут работать линии ACK, , REDY и шина данных. Если в том цикле, в котором были выставлены и , ADSP 2106х выполнял внешнюю передачу (которая не завершилась), передача будет приостановлена до тех пор, пока и не будут снова сброшены.

Совместное использование и может применяться для устранения взаимных блокировок хост процессора и ADSP 2106x. Если и выставляются во время выполнения внешней передачи по DMA, не будет выставлен до завершения передачи. Если и выставляются во

время блокировки шины, ADSP 2106х переведет свои линии шины в третье состояние, но в режим ведомого не перейдет.

Более подробно об этом см. в подразделе «Устранение взаимных блокировок» раздела «Интерфейс системной шины» этой главы.

8.3. Прямые чтение и запись ведомого

Хост процессор может непосредственно обращаться к внутренней памяти и регистрам IOP ADSP 2106х, просто считывая или записывая данные по соответствующему адресу пространства памяти многопроцессорной системы, –

276

Хост-интерфейс 8

это называется прямым чтением или прямой записью. Каждый ведомый ADSP 2106х отслеживает адреса данных, передаваемых по внешней шине, и отвечает на любое обращение к его области пространства памяти многопроцессорной системы.

Эти обращения невидимы для ядра процессора ведомого ADSP 2106х, поскольку они осуществляются через внешний порт и по шине ввода вывода на кристалле, а не по шинам DM или PM (см. рис.8.1).

Это важная особенность, так как она позволяет ядру процессора продолжать непрерывное выполнение программы.

Хост процессор может осуществлять прямые чтение и запись в регистры IOP (например, в регистры SYSCON и SYSTAT) для управления и конфигурирования ADSP 2106х, а также для настройки передач по DMA.

Бит IWT (Instruction Word Transfer, передача командного слова) управляет разрядностью внутренней памяти для передачи команд. Установка IWT в 1 принудительно задает 48 разрядную (в 3 столбца) адресацию памяти, независимо от состояния битов IMDW регистра SYSCON. При IWT = 0 установка разрядности слова данных осуществляется битам IMDW.

Синхронные и асинхронные прямые чтения/записи выполняются хост процессором одинаковым способом, так что следующие разделы относятся и к синхронным, и к асинхронным прямым передачам. Единственное различие заключается в том, какой именно сигнал, REDY или ACK, использует ADSP 2106х для добавления состояния ожидания к этим передачам. При асинхронных прямых чтении и записи используется сигнал REDY, при синхронных – ACK.

Синхронные и асинхронные широковещательные записи, однако, имеют некоторые различия, которые рассматриваются ниже.

8.3.1. Прямая запись

При выполнении прямой записи в ведомый ADSP 2106х, адрес и данные фиксируются на кристалле устройством ввода вывода. Устройство ввода вывода буферизирует адрес и данные в специальном наборе FIFO буферов. Если прямая запись происходит при заполненном буфере FIFO, ADSP 2106х сбросит ACK (или REDY) на время, пока в буфере не появится свободное место До шести прямых записей может выполниться прежде, чем следующая будет задержана (буфер прямой записи может сам удерживать данные до четырех циклов, если все каналы DMA последовательного порта активны, или до девяти циклов на цепочку, если происходит цепочка операций DMA).

277

8 Хост-интерфейс

8.3.1.1. Задержка прямой записи

При выполнении записи в ведомый ADSP 2106х данные и адрес фиксируются в четырехуровневом буфере FIFO; этот буфер называется FIFO записи ведомого (см. рис. 8.1). В следующем цикле FIFO записи ведомого пытается завершить запись. Такая организация позволяет хост процессору (или ведущему ADSP 2106х) выполнять записи со скоростью, соответствующей полной тактовой частоте. Ядро процессора ведомого ADSP 2106х не может непосредственно считывать FIFO записи ведомого и определять его состояние.

Запись в регистры IOP обычно происходит в течение одного или двух циклов либо по завершении текущей передачи по DMA. Запись займет более двух циклов, только если прямая запись в предыдущем цикле была задержана из за переполнения буфера.

Если в момент попытки записи буфер полный, то ADSP 2106х сбросит ACK (или REDY) на время, пока буфер не освободится. Обычно буфер освобождается в течение одного цикла (создавая тем самым задержку записи), если не осуществляется обладающая более высоким приоритетом внутренняя передача по DMA.

При наличии данных в FIFO записи чтение ведомого будет задержано: это предотвращает ошибки чтения данных и нарушение последовательности операций.

Бит DWPD (Direct Write Pending, задержка прямой записи) регистра SYSTAT указывает, что прямая запись во внутреннюю память ждет обработки в FIFO прямой записи устройства ввода вывода или данные ждут обработки в FIFO записи ведомого. Прямые записи и обращения к регистрам устройства ввода вывода могут завершаться в различной последовательности. Если, например, хост процессор осуществляет прямую запись в память, а затем – в регистр IOP ADSP 2106х, запись в регистр может закончиться раньше прямой записи.

8.3.2. Прямое чтение

При прямом чтении ADSP 2106х адрес фиксируется на кристалле устройством ввода вывода, а сигнал ACK (или REDY) сбрасывается. Когда соответствующая ячейка памяти считывается изнутри, ADSP 2106х выводит данные за кристалл и выставляет ACK (или REDY). Прямые чтения, в отличие от прямых записей, не могут производиться конвейерным способом – они осуществляются только по одному за раз.

Обратите внимание, что, хотя максимальная производительность конвейерных прямых записей равняется одной за цикл, максимальная производительность

278

Хост-интерфейс 8

прямых чтений составляет одно за каждые два цикла (для синхронного чтения регистров IOP) или одно за каждые четыре цикла (для синхронного чтения внутренней памяти), см. таблицу 11.5, «Задержки и производительность», в главе 11. Вследствие такой низкой производительности, прямое чтение – не самый эффективный метод пересылки данных из ведомого ADSP 2106х. Настройка канала DMA в режим ведущего в ведомом процессоре позволяет выполнять запись более эффективно, хотя требует дополнительного программирования. Преимуществом прямого чтения является отсутствие необходимости программирования контроллера DMA.

8.3.3. Широковещательная запись

Широковещательная запись позволяет передавать данные одновременно всем ADSP 2106х в многопроцессорной системе. Хост процессор (или ведущий ADSP 2106х) может выполнять широковещательную запись в одни и те же ячейки памяти или регистры IOP всех ведомых ADSP 2106х. В многопроцессорной системе широковещательная запись может использоваться для установки взаимных семафоров (reflective semaphores), см. «Блокировка шины и семафоры» в главе Многопроцессорная система данного руководства. Широковещательная запись может также использоваться для одновременной загрузки кода или данных в несколько процессоров.

Асинхронные и синхронные широковещательные записи выполняются хост процессором по разному. Для выполнения асинхронных широковещательных

записей хост процессор должен выставить каждого ADSP 2106х, в который

требуется производить запись. Хост процессор должен также обнулить адресное поле М (ADDR21 19=000). Если необходимо добавить состояния ожидания для асинхронной широковещательной записи, ADSP 2106х использует сигнал REDY; линии REDY хост процессор должен объединить по схеме «монтажное ИЛИ». Для этого линия REDY должна быть сконфигурирована в регистре SYSCON как линия с выходом с открытым стоком, но не активным управляющим выходом.

Для выполнения синхронных широковещательных записей хост процессор должен сгенерировать адрес в области старших адресов пространства памяти многопроцессорной системы с 0x00380000 по 0x003FFFFF. Если адрес записи попадает в эту область, каждый ADSP 2106х производит прием передачи. Если необходимо добавить состояния ожидания для синхронной широковещательной записи, ADSP 2106х используют сигнал ACK; линии ACK хост процессор должен объединить по схеме «монтажное ИЛИ». Временные соотношения для синхронных широковещательных записей приведены в главе Многопроцессорная система.

279

8 Хост-интерфейс

Вследствие того, что хост процессор должен дождаться полного завершения синхронной широковещательной записи на всех ADSP 2106х, необходимо предотвращать конфликты на линии ACK. Для этого сигнал подтверждения обрабатывается иначе. Линии сигналов подтверждения, использующиеся для ответа на эти передачи, объединяются по схеме «монтажное ИЛИ». Этот сигнал применяется следующим образом:

1.В первом цикле широковещательной записи (и во все последующие нечетные циклы) ведомый ADSP 2106x сбрасывает ACK, если не готов к приему данных. Если же он готов, то состоянием линии ACK управлять не будет. Когда на линии ACK появляется сигнал высокого уровня, что означает прием широковещательных записей всеми ADSP 2106х, хост процессор завершает запись.

2.В течение всех последующих четных циклов, в которых широковещательная запись не закончилась, ведомые ADSP 2106х не будут управлять линией ACK Вместо этого ведущий ADSP 2106х выставляет на линии ACK сигнал высокого уровня и хост процессор должен продолжать запись (далее снова шаг 1).

В большинстве случаев сигнал на линии ACK будет высокого уровня, и ведомые ADSP 2106х будут готовы принять данные в начале синхронной широковещательной записи, и она завершится за один цикл. Если же сигнал ACK низкого уровня или один из ведомых не готов принять данные, запись займет минимум три цикла.

Когда разрешено состояние ожидания при обращениях к пространству памяти многопроцессорной системы (бит MMSWS регистра WAIT), ведущий ADSP 2106х не будет производить опрос или управлять линией ACK в течение первых двух циклов синхронной широковещательной записи. В этом случае запись также займет минимум три цикла.

Замечание: ведущий ADSP 2106х разрешает фиксатору запирать линию ACK, чтобы предотвратить сигнал от дрейфа. Это устраняет любые потери энергии, вызванные дрейфом сигнала к точке переключения, и улучшает характеристики синхронных широковещательных записей. Многопроцессорные системы, использующие синхронные широковещательные записи, должны поддерживать линию ACK в состоянии, максимально свободном от шумов.

8.3.4. FIFO теневой записи

В связи с тем, что внутренняя память ADSP 2106х должна работать с максимально возможной скоростью, запись в память происходит не прямо в массив памяти, а в двухуровневое FIFO, называемое FIFO теневой записи.

280