1.3 Організація вводу/виводу інформації

Зв’язок з зовнішніми пристроями для обміну інформацією виконується за допомогою трьох восьмирозрядних двонаправлених портів, входу сигналів ЗПР, входу та тестуючого сигналу, який використовується також для виводу сигналу синхронізації і входу Т₁, призначеного для вводу тестуючого сигналу використовуємого також як лічильник подій. Порти Р1 та Р2 дозволяють виконувати ввод, вивод або ввод/вивод інформації і завдяки цьому називаються квазідвонаправленими. Кожен біт вказаних портів можливо програмним шляхом налагодити на один з вказаних режимів. Для того щоб налагодити біт на режим вводу необхідно перед цим в тригер відповідного біту записати 1. Сигнал ЗБР автоматично встановлює всі біти обох портів в режим вводу. Структура портів характерна тим, що в процесі вводу інформації виконується операція логічної "І" над даними що вводяться, та останіми виведеними. Завдяки цьому та спеціальним командам ANL ТА ORL з’являється можливість маскувати при обробці однобітних даних. Порт Р2 відрізняється від Р1 тим, що його молодші 4 біта можуть бути використані для розширення мікропроцесорної системи по вводу/виводу.

Порт BUS являється двонаправленим і використовується для побайтного вводу, виводу або вводу/виводу. При виводі байта інформації через порт BUS на виході ЗП генерується стробуючий сигнал, а виводимий байт фіксується в буферному регістрі. При вводі байта генерується строб сигнал на виході ЧТ, але вводимий байт в буферному регістрі не фіксується. Якщо обмін інформацією відсутній, то порт BUS знаходиться в закритому стані. Вводима та виводима інформація може маскуватись за допомогою спеціальних команд. При наявності зовнішніх програм порт BUS використовується для видачі адреси зовнішньої пам’яті та для прийому команди з зовнішньої пам’яті програм.

1.4. Блок керування

БК в кожному циклі команд формує послідовність сигналів, що керують функціями всіх блоків в МК і системою їх взаємозв’язку. Опорну частоту синхронизації 1-6 мГц визначає кварцевий резонатор, що підключається до входів Х1, Х2. Частота синхронизації розділяється на дві послідовності, одна з яких менше частоти синхронизації в 3 рази, а інша - в 5 разів. Сигнали першої частоти використовуються для формування сигналу системної синхронизації СС, та подається на лічильник машинних циклів, на виході якого через кожні 5 сигналів синхронизації формується сигнал САЗП. Цей сигнал визначає машинний цикл і використовується в розширених системах для синхронизації адреси зовнішньої пам’яті. За допомогою зовнішніх пристроїв формується сиг-нал системного збросу, подаваємий на вхід ЗБР. Цей сигнал виконує наступні дії: виконує зброс лічильника команд та лічильника стека; встановлює порт BUS в закритий стан, а порти Р1 та Р2 - на режим вводу; вибирає банк регістрів "0" і банк пам’яті "0"; забороняє преривання; зупиняє таймер і видачу синхросигналу на вихід Т0; обнуляє ознаки переповнення таймера TF, та ознаки користувача F0 та F1.

1.5. Логічна схема умовних переходів

ОЕОМ дозволяє програмі перевіряти не тільки ознаки, але й умови, зовнішні по відношенню до ОЕОМ. Логіка переходів ОЕОМ контролює умови, що відображаються в табл.1.

Табл.1.

П р и с т р і й	У м о в и	п е р е х о д у
	і н в е р с н і	п р я м і
Акумулятор Вибраний біт акумулятора Ознака переносу Ознака користувача F0 та F1 Ознака переповнень таймера TF Тестові входи (Т0,Т1) Вхід запиту преривання ЗПР	не всі нулі -- 0 -- -- 0 0	всі нулі -- -- -- -- -- --