5.1. Логика установки флажков

При выполнении арифметических или логических операций, результаты некоторым образом отражаются в регистре флагов:

• Если в результате предыдущей операции получился 0, то флаг Zустанавливается в единицу, в противном случае в 0.

• Если в результате предыдущей операции произошло переполнение, то флаг Oустанавливается в 1, в противном случае в 0.

• Если в результате предыдущей операции произошёл перенос из старшего разряда, то флаг Cустанавливается в 1, в противном случае в 0.

• Если в результате предыдущей операции получено отрицательное число, то флаг Sустанавливается в 1, в противном случае в 0.

6. Архитектура внешних выводов кристалла цп

Н

Рис. 5

а рис. 5 изображена архитектура внешних выводов разрабатываемого процессора. В соответствии с техническим заданием, процессор имеет раздельные шестнадцатиразрядные шины данных и адреса. Также существуют контактыINT, INTA, HLD, HLDA для реализации механизмов прерывания и захвата шины.

Тактовые импульсы для работы процессора подаются на вход CLC.

Имеется возможность сброса (инициализации) процессора по сигналу RESET.

На контакт READY приходит сигнал готовности от медленных устройств.

Сигнал ALE используется для фиксации адреса, выданного в шину адреса, на внешнем регистре – защёлке.

Линии RD, WR, IN, OUT задают выполняемую на шине операцию.

Для изготовления процессора был выбран стандартный корпус на 68 контактов. Все неиспользуемые контакты используются для дублирования контактов “Земля” (GND) и “Напряжение питания” (+5V).

7. Временные диаграммы выполнения основных операций на шине

Т

CLK

D

A

t

t

t

t

t

ALE

READY

Такт 1

Такт 2

Такт 3

Такт 4

ип операции на шине определяется словом состояния процессора, которое в начале каждого цикла выдаётся на шину данных и запоминается на внешнем регистре системы. В исходном состоянии, под действием сигнала “Сброс”, счётчик команд и регистр команд установлены в 0.

7.1. Чтение

Операция чтения включает в себя 4 такта:

1. На шину данных выдаётся слово состояния процессора, которое запоминается на внешнем регистре системы, а на шину адреса – содержимое счётчика команд.

2. Если память готова к выполнению цикла чтения, то появляется управляющий сигнал “READY”.

3. Происходит чтение из памяти.

4. Подготовка очердного состояния.

7.2. Запись

Операция записи включает в себя 4 такта:

1. На шину данных выдаётся слово состояния процессора, которое запоминается на внешнем регистре системы, а на шину адреса – содержимое счётчика команд.

2. Если память готова к выполнению цикла записи, то появляется управляющий сигнал “READY”.

3. Происходит запись в память.

4. Подготовка очердного состояния.

7.3. Ввод

Операция ввода включает в себя 4 такта:

1. На шину данных выдаётся слово состояния процессора, которое запоминается на внешнем регистре системы, а на шину адреса – номер устройства ввода/вывода.

2. Если устройство готово к выполнению цикла ввода, то появляется управляющий сигнал “READY”.

3. Происходит ввод из устройства.

4. Подготовка очердного состояния.

7.4. Вывод

Операция вывода включает в себя 4 такта:

1. На шину данных выдаётся слово состояния процессора, которое запоминается на внешнем регистре системы, а на шину адреса – номер устройства ввода/вывода.

2. Если устройство готово к выполнению цикла вывода, то появляется управляющий сигнал “READY”.

3. Происходит вывод в устройства.

4. Подготовка очердного состояния.

7

CLK

D

A

t

t

t

t

t

ALE

READY

Такт 1

Такт 2

Такт 3

Такт 4

INT

INTA

t

t

Такт 6

Такт 5

.5. Прерывание

Цикл прерывания включает в себя 6 тактов:

1. Происходит запрос прерывания.

2. На шину адреса поступает адрес вектора прерывания.

3. Если память готова к чтению вектора, то появляется управляющий сигнал “READY”.

4. Происходит чтение вектора прерывания.

5. Происходит разрешение прерывания.

6. Подготовка очердного состояния.

7

HLD

HLDA

t

t

Такт 3

.6. Захват шины

Ц

CLK

t

Такт 1

Такт 2

икл захвата шины включает в себя 3 такта:

1. Происходит запрос захвата.

2. Происходит разрешение захвата шины.

3. Подготовка очердного состояния.

8. Структурно-функциональная схема процессора

А

Рис. 6

ЛУ – арифметико-логическое устройство (см. рис. 6). Оно предназначено для выполнения арифметических и логических операций. АЛУ включает в себя:

• Сумматор накапливающего типа СМ, на котором находится 1-й операнд и формируется результат выполнения операции;

• Регистр Р1, на котором находится 2-й операнд;

• Регистр кода операции РКОП;

• Устройство управления УУ АЛУ, которое вырабатывает последовательность управляющих сигналов в соответствии с заданным кодом операции.

ОП – оперативная память (см. рис. 6). Она предназначена для хранения команд и данных. Она включает в себя:

• ОП – запоминающая часть, в которой хранятся команды и данные;

• Регистр адреса РА, на котором находится адрес ячейки памяти, к которой производится обращение;

• Регистр данных РД, на котором находится записываемое в ОП или считываемое из ОП слово;

• Устройство управления УУ ОП вырабатывает управляющие сигналы для выполнения операций записи или чтения.

В нижней части рисунка расположено центральное устройство управления, предназначенное для управления ходом процесса решения задач. Оно включает в себя:

• Регистр команд РК, на котором находится очередная команда;

• Счётчик адресов команд IP, на котором формируется адрес очередной команды;

• Дешифратор группы операций ДШ. Его выходами являются признаки групп операций (АО, ЛО, … ,Ост).

• Устройство управления УУ вырабатывает последовательность управляющих сигналов для обработки соответствующей группы операций.