1 Лабораторна робота №6

Мета лабораторної роботи №6: ознайомлення з мовою VHDL (опис цифрових пристроїв для автоматизованого проектування цифрових систем) і оболонки Activ HDL 6.1 (на прикладі створення булевих функцій двох змінних, див. ЛР№1) і отримання первинних навичок роботи з ними.

1.1 Основні положення: мова vhdl і оболонка Activ hdl 6.1

У сучасних комплексах автоматизованого проектування цифрових систем у вигляді великих інтегральних схем (ВІС), надвеликих (НБІС) або багаторівневих програмувальних логічних ІС (ПЛІС) і замовлених кристалів, широке застосування одержала мова VHDL (Very high speed integrated circuits Hardware Description Language) для формального алгоритмічного опису синтезованих проектів. Мова VHDL є вхідною мовою для багатьох сучасних САПР. Вона призначена для опису процесу моделювання цифрових систем і використається на алгоритмічному і логічному етапах проектування цифрового автомата (ЦА). Мова VHDL дозволяє описувати поводження, тобто алгоритми функціонування цифрових схем, системна їх основі, проводити ієрархічне, структурне моделювання, описувати асинхронні і синхронні паралельні процеси, регулярні структури і ін. [1-7]. Стандарти мови:

-VHDL-87 (ANSI\IEEE Std 1076-1987), розроблений у США з ініціативи міністерства оборони;

-VHDL-93 (ANSI\IEEE Std 1076-1993), орієнтований на проектування цифрових систем;

-VHDL-AMS (ANSI\IEEE Std 1076.1-1999), орієнтований на цифрові і аналогові системи.

Попередньо VHDL розроблялася як мова моделювання. Однак проблема синтезу логічних схем стала центральної і тому був розроблений ряд систем автоматичного синтезу схем по описах мовою VHDL. Однієї з найбільш популярних є система Leonardo, автоматичного синтезу логічних схем.

З використанням мови VHDL алгоритмічне і логічне проектування ЦА включає наступні етапи:

- складання і моделювання алгоритмічного VHDL - опису проекту майбутньої цифрової системи;

- автоматичний синтез логічної схеми в заданій бібліотеці елементарних і цільових функцій;

- повторне моделювання логічної схеми з метою верифікації (порівняння) поводження алгоритмічного VHDL - опису з первинним описом згідно ТІ (в статичному і/або динамічних режимах) і отримання перевіреної логічної схеми вузла (або пристроя у вигляді ЦА).

У практиці автоматизованого проектування, за допомогою VHDL -кодів, використають і одержують різні форми завдання систем булевих функцій (ДДНФ, ДНФ, МДНФ і ДКНФ, КНФ, МКНФ, їх комбінації).

Широке поширення одержали і моделі кінцевих ЦА Милі і Мура. Розроблено і застосовуються різні форми завдання таких ЦА: таблиці переходів і виходів кінцевого ЦА, граф схема алгоритму (ГСА), граф ЦА (у якому вершинам відповідають абстрактні внутрішні стани автомата, а дуги - переходам між станами).

Для наочного (графічного) завдання автоматів різними фірмами розроблені спеціальні програмні засоби, що дозволяють по зображенню графа ЦА (ГСА), зображеному в спеціальному графічному редакторі, одержати VHDL - код автомата із закодованими вхідними, вихідними сигналами. Зокрема, система Renoir та інші. VHDL підтримує три різних стилі для опису апаратних архитектур:

- структурний опис (англ. structural descrіptіon), у якому архітектура представляється у вигляді ієрархії зв'язаних компонентів;

- потоковий опис (англ. data-flow descrіptіon), у якому архітектура представляється у вигляді безлічі паралельних реєстрових операцій, кожна з яких управляється вентильними сигналами (відповідає стилю опису, використовуваному в мовах реєстрових передач);

-поведінковий опис (англ. behavіoral descrіptіon), у якому перетворення описується послідовними програмними пропозиціями, які схожі на інші існуючі в будь-якій мові програмування високого рівня.

Всі три стилі можуть спільно використатися в одній архітектурі.

Оболонка Activ HDL 6.1 (демоверсія) представляє собою повністю інтегроване середовище проектування, разробки і створення моделей цифрових схем, пристроїв на основі ядра логічного моделювання, що підтримує текстове і графічне веденя проектів (на мовах: VHDL, Verilog, EDIF, Systemc, Systemverilog, їх комбінаціях). Система проектування Activ HDL є провідним середовищем для створення проектів і їх моделювання для всіх сімейств програмувальних інтегральних схем ПЛІС, забезпечуючи гнучкість підходу і надаючи розвинені функції підтримки найбільш складних сучасних проектів. Середовище проектування Activ HDL дає розробникам незалежність у використанні інших засобів проектування з одного повністю інтегрованого оточення.

Система Activ HDL структурно побудована навколо свого блоку керування маршрутом проектування, який дозволяє розробникам легко одержувати доступ до засобів проектування і бібліотекам, які вони використовують у проекті. Activ HDL різних версій поставляється з бібліотеками виробників ПЛІС, які вже прокомпільовані і готові до використання в проектах. Блок керування проектом Activ HDL дозволяє виконувати всі модифікації і операції над проектом з єдиного оточення; така інтеграція дає кращий контроль над процесом проектування і зберігає час, усуваючи необхідність у запуску безлічі віконних інтерфейсів і процесів.Тісна інтеграція всіх додатків забезпечує контроль над проектом від специфікації на всьому шляху до його фізичної реалізації. Activ HDL також має інтерфейси з усіма провідними програмними продуктами, надаючи розробникам вольний вибір у використанні тих засобів проектування, які найбільше повно відповідають вимогам кожного конкретного проекту.

Постачальником Activ HDL є компанія Aldec (розробка програмного і апаратного забезпечення при автоматизації проектування мікроелектроних пристроїв) заснована в 1984 році доктором Стенлі Гайдуком, штаб-квартира фірми розташована в Хендерсоне США (Невада), також є офіси в Канаді, Японії, Польщі й Україні.