22. Организация памяти 32х разрядных процессоров.

22.1. Единица организации памяти.

22.2. Модели памяти.

22.3. Модели памяти в реальном режиме.

22.4. Формирование адр. в защищенном режиме.

22.1. В 32х разр. проц. при адресации к данным наход-ся в памяти использ. след. единицы:

- байты

- слово

- 2-слово

- 4-слово

- параграф

- сегмент, страница

Для повышения быстродействия обращения к данным выполняют выравнивание от слова до параграфа.

Выравнивание означает, что адрес должен быть четным.

Например, выр. по границе слова означает: нулевое значение 2х младших бит адреса.

Параграф – это 16 смежных байт. Более крупными ед. памяти явл. сегмент и страница – это логическая организация памяти.Min размер сегмента 64 Кб, Min размер страницы – 4Кб с увелич. до 4 Мб.

Сегментация – средство организации памяти на прикладном уровне. Разбиение на страницы - это средство управления физич. памятью на системном уровне.

22.2. Проц. 32х разр. архитектуры - IA-32.

Проц. этой архитектуры могут реализовать различные модели памяти:

- простейшая плоская модель: все адреса памяти представляют единую последовательность.

В этой модели вперемешку хранятся данные, коды, инстр-и и др. Поэтому программа отвечает чтобы не было «наездов друг на друга». След. более программируемая – это сегм-я защищенная модель – память состоит из независимых сегментов. В каждой проге польз. пред-ся набор: сегмент кода, сегмент стека, и до 4х сегментов данных. Требуемый сегмент выбирается селекторами из таблицы.

22.3. Эта модель используется для совместимости с 16 разр. процессором. Шина адреса 20ти разрядная, что позволяет адреса до 1мб. Для форм-я 20 разрядного адреса с помощью 16 разр. регистров поступают след. образом: сегмент * 16 + смещение. Адреса сегментов хранятся в соотв-х регистрах. Размер сегмента фиксированный – 64Кб. 32 р. процессор позволяет к 64Кб сверх (одного) 1Мб. Это достигается за счет управления спец. вентилем. Дополнительно используют GATE A20.

22.4. Защищенный режим – основной режим работы 32р. процессоров (см.п.19). В этом режиме работают все механизмы преобразования адресного пространства: логическое, линейное, физическое (сегменты, страницы и физ. адреса).

Логич. адрес – виртуальный, состоит из селектора сегмента и эффективного адреса, кот. наз. смещением.

Рис. 1. Формирование адреса памяти 32р. процесс. в защищ. режиме.

Селектор сегмента хр-ся в старших 14 байтах соотв-х сегм. регистра (CS, SS, DS, ES(флаговый сегмент)) – они участвуют в адресации конкретного элемента памяти.

Эффективный адрес форм-ся из след-х компонентов:

base – содержимое базового регистра.

index – содер. индексного регистра.

disp – смещение (8, 16, 32 битное число)

scale – масштаб.

Т.к. = 16 адресов , а смещение = 4 Мб, то вирт. память может достигать 64 Тб. Эфф-я адресация обеспечивает 9 режимов адресации:

- прямая адресация EA = disp

- косвенно регистровая EA = base

- базовая EA= base+disp

- индексная EA= index+disp

- масштаб. индексная EA= scale*index + disp

- базово индексная EA = base + index

- масштаб. баз. индексная EA = base + scale*index

- базвово-индексная со смещением EA = base = index + disp

- масшт. базово-индексная со смещ. EA = base + index*scale + disp

Блок сегментации транслирует логическое адресное пространство 32 бит пространства линейных адресов.

Физ. адрес образуется после преобразования линейного адреса блоком стр-й переадресации и выводится на внешнюю шину адреса процессора. Если блок переадресации не отключен, то линейный адрес явл. физ-м. Блок переадресации стр-ц работает в защищенном режиме.