Основные особенности 12-ти и 8-ми ядерных микросхем Magny-Cours

Эти процессоры:

изготавливатся с соблюдением 45 нм проектных норм;

имеют четырехканальный интегрированный контроллер оперативной памяти стандарта DDR3 – по 2 канала на 6 ядер в каждом узле (в среднем 1 канал на 3 ядра). В предыдущих моделях процессоров линии Opteron имелся двухканальный интегрированный контроллер памяти стандарта DDR2 (в среднем 1 канал на 2 ядра). Контроллеры оперативной памяти поддерживают на 50% больше подключаемых модулей памяти DIMM по сравнению с предыдущими поколениями (до 12 модулей DIMM на каждый процессор).

12 Мбайт кэш-памяти третьего уровня;

по 512 Кбайт кэша второго уровня на каждое ядро;

Тепловыделение (TDP) микросхем составляет:

от 65 до 105 Вт - для 12-ти ядерных микросхем;

от 65 до 80 Вт - для 8-ми ядерных микросхем;

для установки микросхем на системные платы использован 1974-контактный разъем Socket G34;

собственній чипсет RS5690;

4 контроллера интерфейса HT;

структура Direct Connect 2.0 обеспечивает прямые соединения каждой микросхемы с тремя другими в четырехсокетных конфигурациях (ранее допускались соединения с двумя процессорами из трех);

процессоры Magny-Cours используют шину третьего поколения HyperTransport, которая обеспечивает повышенную скорость соединения между микросхемой с ядрами и системой, а также между микросхемами в конфигурациях с несколькими разъемами на уровне 6,4 ГТ/с. В чипсет также встроена поддержка интерфейса PCI Express 2.0.

Микросхемы с процессорами Magny-Cours могут работать как в двухсокетных, так и в четырехсокетных конфигурациях за счет того, что обеспечена совместимость по чипсетам и разъемам.

Доля рынка четырехсокетных серверов сокращается, а двухсокетных -- устойчиво растет.

На рис. 27 8 показана топология микросхемы процессора Magny—Cours.

Рис. 27. Топология микросхемы процессора AMD Magny--Cours.

Структуры мвс с процессорами Magny--Cours

При создании двухсокетных 24-х ядерных систем реализуется следующая топология: один узел каждого процессора посредством 16-разрядной шины HyperTransport подключается к системе, тогда как два оставшихся узла будут "общаться" посредством того же интерфейса, но уже друг с другом, объединяя тем самым два процессора в единый кластер.

Гораздо сложнее топология в случае четырехсокетных систем с 48-ю ядрами. По-прежнему один узел будет применяться для работы с системой, зато второй узел ответственен за работу с тремя соседними процессорными разъемами. Правда, в этом случае будет использоваться уже 8-разрядный интерфейс для передачи данных. Отметим, что в случае четырехсокетных (48-ми ядерных) вычислительных систем общая пропускная способность интерфейса процессор - оперативная память составит весьма значительные 170,4 Гб/с.

Производительность коммуникационной системы, объединяющей процессоры в единый комплекс, не зависит от используемого набора системной логики.

Топология связей приведена на рис. 28.

Рис. 28. Структуры 2-х и 4-х сокетных систем с процессорами Magny-Cours.

Итак, можно увидеть, что в процессорах Magny—Cours фирма AMD устранила некоторые недостатки процессоров Barcelona, Shanghai, Istambul, а именно:

обеспечила связь между микросхемами в МВС по принципу «каждый с каждым». В 4-х сокетной МВС для обращения в самую удаленную оперативную память выполняется всего один переход, а не 2, как это было раньше.

реализовала контроллер оперативной памяти наиболее производительного стандарта DDR3.