ЗМІСТ
Вступ 3
Лабораторна робота №1. Розробка й програмування багатоканальних вимірювальних плат на базі шини ІSA-8/16 5
Лабораторна робота №2. Дослідження алгоритмів обробки вимірюваної інформації 30
Лабораторна робота №3. Вторинна обробка періодичних несинусоїдальних сигналів 42
Лабораторна робота №4. Контроль пакетів сталі статорів асинхронних двигунів локальним індукційним методом 51
Список літератури 68
Додаток А
ВСТУП
Впровадження комп’ютеризованих технічних систем контролю та діагностики дозволяє суттєво підвищити ефективність використання матеріальних та трудових ресурсів разом з покращенням показників надійності та експлуатаційних характеристик промислового обладнання.
Метою даних лабораторних робіт є надання студентам знань щодо:
-
розробки та побудови вимірювальних модулів комп’ютеризованих систем контролю та діагностики,
-
структури математичного забезпечення та алгоритмів вимірювання параметрів сигналів,
-
складу та порядку розробки метрологічного забезпечення вимірювальних та діагностичних комплексів.
В результаті виконання лабораторних робіт студенти:
-
отримують навики з побудови схем вимірювальних пристроїв і програмування режимів їх роботи;
-
навчаться здійснювати обробку даних, отриманих за результатами вимірювань з визначенням критеріїв контролю (діагностики) і виконувати розрахунки результуючої похибки вимірювального каналу та окремих її складових.
Лабораторна робота №1
Тема: Розробка й програмування багатоканальних вимірювальних плат на базі шини ІSA-8/16
Мета: Закріпити отримані знання з побудови й керування периферійними пристроями на базі шин ІSA-8/16, вивчити особливості програмування різних режимів роботи створюваних пристроїв
1 Теоретичні відомості
Шина ІSA Bus (Іndustry Standard Archіtecture) – це шина розширення, що застосовувалася з перших моделей персональних комп’ютерів (ПК) і стала промисловим стандартом. У комп'ютері ХТ використалася шина з розрядністю даних 8 біт і адреси - 20 біт. У комп'ютерах АТ її розширили до 16 біт даних і 24 біт адреси. У такому виді вона існує й понині. Конструктивно шина виконана у вигляді двох щілинних рознімань із кроком виходів 2,54 мм (0,1 дюйми) (див. рис 1.1) підмножина ІSA-8 використовує тільки 62-контактний слот (ряди А, В), в ІSA-16 застосовується додатковий 36-контактний слот (ряди C, D).
Шина забезпечує можливість відображення 8- або 16-бітних регістрів на простір вводу/виводу з пам'яті. Діапазон адрес пам'яті обмежений областю UMA (вище А0000h). Діапазон адрес вводу/виводу зверху обмежений кількістю використовуваних для дешифрациї біт адреси, нижня границя обмежена областю адрес 0-FFh, зарезервованих під пристрій системної плати. В ПК була прийнята 10-бітна адресація вводу/виводу, при якій лінії адреси А[15:10] пристроями ігнорувалися. Таким чином, діапазон адрес пристроїв шини ІSA обмежується областю 100h-3FFh, тобто всього 758 адрес 8-бітних регістрів. На деякі з адрес претендують системні пристрої. Згодом стали застосовувати 12-бітну адресацію (діапазон 100h-FFFh). При її використанні необхідно враховувати можливість присутності на шині старих 10-бітних адаптерів, які "відгукнуться" на адресу з підходящими йому бітами А[9:0] у всій припустимій області 12-бітної адреси.
Ш
ина
ІSA-8 може надати до 6 ліній запитів
переривань. Частину їх можуть "відібрати"
пристрої системної плати або шини PCІ.
Шина дозволяє використати до трьох
8-бітних каналів DMA. При цьому канал DMA
застосовується для арбітражу шини, а
адаптер Bus-Master формує всі адресні й
керуючі сигнали шини, не забуваючи
передати керування шиною процесору не
пізніше, ніж через 15 мкс (щоб не порушити
регенерацію пам'яті).
Рисунок 1.1 – Слот ISA
Всі перераховані ресурси системної шини мають бути безконфліктно розподілені. Під безконфліктністю розуміється наступне:
-
Кожний пристрій повинен управляти шиною даних тільки при читанні по своїх адресах або по використовуваному їм каналу DMA. Області адрес для читання не повинні перетинатися. "Підглядати" операції запису, "адресованій не йому", не забороняється.
-
Призначену лінію ІRQx або DRQx пристрій повинен тримати на низькому рівні в пасивному стані й переводити у високий рівень для активації запиту. Невикористовуваними лініями запитів пристрій управляти не має права, вони повинні бути електрично відкомутованими або підключатися до буфера, що перебуває в третьому стані. Однією лінією запиту може користуватися тільки один пристрій.
Призначення контактів слотів шини ІSA наведено в таблиці 1.1.
Таблиця 1.1 – Рознімання шини ІSA-8
|
Ряд В |
№ # |
Ряд А |
|
GND |
1 |
IOCHK |
|
Reset |
2 |
Data 7 |
|
+5B |
3 |
Data 6 |
|
IRQ2/9 |
4 |
Data 5 |
|
-5B |
5 |
Data 4 |
|
DRQ2 |
6 |
Data 3 |
|
-12B |
7 |
Data 2 |
Продовження таблиці 1.1
|
OWS# |
8 |
Data 1 |
|
+12B |
9 |
Data 0 |
|
GND |
10 |
IOCHDRY |
|
SmemWR# |
11 |
AENx |
|
SmemRD# |
12 |
Addr 19 |
|
IO WR# |
13 |
Addr 18 |
|
IO RD# |
14 |
Addr 17 |
|
DACK 3# |
15 |
Addr 16 |
|
DRQ 3 |
16 |
Addr 15 |
|
DACK 1# |
17 |
Addr 14 |
|
DRQ 1 |
18 |
Addr 13 |
|
Refr# |
19 |
Addr 12 |
|
Bclock |
20 |
Addr 11 |
|
IRQ 7 |
21 |
Addr 10 |
|
IRQ 6 |
22 |
Addr 9 |
|
IRQ 5 |
23 |
Addr 8 |
|
IRQ 4 |
24 |
Addr 7 |
|
IRQ 3 |
25 |
Addr 6 |
|
DACK 2# |
26 |
Addr 5 |
|
TC |
27 |
Addr 4 |
|
BALE |
28 |
Addr 3 |
|
+5 B |
29 |
Addr 2 |
|
Osc. |
30 |
Addr 1 |
|
GND |
31 |
Addr 0 |
Сигнали шини ІSA сходять до шин Mіcrobus і Multіbus, вони природні для периферійних мікросхем фірми Іntel для процесорів 8080 і 80х86/88. Набір сигналів ІSA-8 гранично простий. Програмне звертання до комірок пам'яті й простору уведення/висновку забезпечують наступні сигнали:
-
Data[7:0] – шина даних;
-
Addr[19:0] – шина адреси;
-
AEN – дозвіл адресації портів (забороняє помилкову дешифрацію адреси в циклі DMA);
-
IOWR# – запис у порт;
-
IORD# – читання порту;
-
SmemWR – запис у пам’ять (у діапазоні адрес 0-FFFFFh);
-
SmemwRD# – читання пам'яті (у діапазоні адрес 0-FFFFFh).
До сигналів запитів переривання й каналам прямого доступу до пам'яті ставляться наступні:
-
IRQ2/9, IRQ[3:7] – запити переривань. Позитивний перепад сигналу викликає запит апаратного переривання. Для ідентифікації джерела високий рівень повинен зберігатися до підтвердження переривання процесором, що ускладнює розподілене використання переривань. Лінія ІRQ2/9 у шинах ХТ викликає апаратне переривання з номером 2, а в АТ - з номером 9.
-
DRQ[1:3] – запити 8-бітних каналів DMA (позитивним перепадом).
-
DACK[1:3]# – підтвердження запитів 8-бітних каналів DMA.
-
ТС – показник завершення лічильника циклів DMA.
Шина має й кілька службових сигналів синхронізації, скидання й регенерації пам'яті, установленої на адаптерах:
-
IOCHRDY – готовність пристрою, низький рівень подовжує поточний цикл (не більше 15 мкс);
-
BALE – дозвіл фіксації адреси. Після її спаду в кожному циклі процесора лінії Addr 0-19 гарантовано містять дійсну адресу;
-
Refr# – цикл регенерації пам'яті (у ХТ називається DACK 0#). Сигнал з'являється кожні 15 мкс, при цьому шина адреси вказує на черговий рядок пам'яті, що регенерується;
-
IOCHK – контроль каналу. Низький рівень сигналу викликає NMІ CPU (дозвіл і індикація в системних портах 061h, 062h);
-
Reset – сигнал апаратного скидання (активний рівень - високий);
-
BClock – синхронізація шини із частотою близько 8 Мгц. Периферійні пристрої можуть не використати цей сигнал, працюючи тільки по керуючих сигналах запису й читання;
-
OSC – частота 14.431818 МГЦ, несинхронізована із шиною (використовувалася старими дисплейними адаптерами).
Крім логічних сигналів шина має контакти для підведення живлення +5, -5, +12 та –12 В.
Для шин ІSА ряд фірм випускають карти-прототипи, що представляють собою друковані плати повного або зменшеного формату із кріпильною скобою. На платах установлені обов'язкові інтерфейсні ланцюги – буфер даних, дешифратор адреси й деякі інші. Інша частина плати вільна, і тут розроблювач може розмістити макетний варіант свого пристрою. Ці плати зручні для перевірки нового пристрою, а також для монтажу одиничних екземплярів пристрою у випадку, коли розробка й виготовлення друкованої плати нерентабельні.
На деяких системних платах (ASUS) є невелике рознімання із назвою Medіa Bus, розташоване за розніманням шини РСІ одного зі слотів. На це рознімання виводяться сигнали шини ІSА. Воно призначене для того, щоб на графічному адаптері із шиною РСІ можна було розмістити недорогий чипсет звукової карти, призначений для шини ІSА. Це рознімання й такі комбіновані аудіо-відеокарти широкого поширення не отримали.
Звичайно в ПК рознімання шини розширення встановлюють на системну плату. Для комп'ютерів інструментального й промислового призначення з ряду причин зручніше використати модулі, що з'єднані пасивною об'єднуючою платою. Найпростіший відповідний конструктив полягає у використанні стандартної шини й карти ІSА. Усі компоненти із традиційної системної плати перенесли на карту ІSА, одержавши одноплатний комп'ютер, названий мікро-ПК. На такій карті розміщені процесор, пам'ять, графічний адаптер, контролери портів і дискові інтерфейси, іноді додаткові контролери цифрового й аналогового вводу/виводу. Для підключення до модулів розширення використають пасивну крос-плату зі звичайними розніманнями ІSА. Якщо потрібно більш високопродуктивний канал, застосовують шину РСІ. При цьому на платі системного контролера присутні два крайових рознімання - ІSА на звичайному місці й РСІ приблизно на тім місці, де розташовувалося рознімання VLВ. Крос-плата для таких систем стає неоднорідною - частина її слотів має рознімання РСІ, інша частина - ІSА, місце для системного контролера обладнано обома розніманнями.
Розглянемо структуру та основні принципи побудови пристроїв зв’язку периферії з ЕОМ через шину ISA на прикладі модуля аналогового вводу-виводу (див. додаток А).
Цифрова частина модуля містить у собі: блок логіки керування дешифратором базової адреси БЛКДБА, дешифратор базової адреси ДБА, блок логіки керування дешифратором молодших розрядів адреси БЛКДМРА, дешифратор молодших розрядів адреси ДМРА, буфер шини даних БШД, регістр керування РГК, регістр цифрового виводу й керування аналоговим комутатором АК РГВИВ, блок вводу даних від АЦП БВВАЦП, регістр цифрового вводу РГВВ, блок керування запуском АЦП БКЗАЦП, генератор тактових імпульсів ГТІ, інтервальний таймер ІТ, блок керування таймером БКТ.
Зв'язок модуля з ЕОМ здійснюється через слот шини ІSA-8. БШД є двонаправленим і виконує дві функції: підвищення навантажувальної здатності шини ІSA і передачі по шині даних D0-D7 інформації від ЕОМ до цифрової частини й назад. Напрямок передачі інформації характеризує стан розряду шини ІSA-8.
Дешифратори шини адреси в загальному випадку можуть бути побудовані й на основі елементарної логіки, однак при цьому через схемотехнічні обмеження й спрощення елементної бази доводиться вибирати між обмеженою гнучкістю структури (трудомісткість нарощування кількості пристроїв, що обслуговуються) і нераціональною розбивкою адресного простору (звертання до одного пристрою по ряду різних адрес). Тому найбільше часто схеми дешифрації будують на базі мікросхем звичайних дешифраторів. При цьому однією із найбільш гнучких і раціональних структур є двоступінчаста: на першому етапі виділяється базова адреса групи пристроїв з ряду вільних у просторі пам'яті (дешифрація базової адреси), на другому етапі визначається адреса конкретного пристрою групи (дешифратор молодших розрядів адреси). Приклад подібної схеми для випадку проектування пристрою вводу-висновку на базі шини ІSA показаний на рис. 1.2. Дешифратор базової адреси виконаний на мікросхемі ДО1533ИД7 (DD1), дешифратор молодших
розрядів адреси - на мікросхемі ДО1533ИД4 (DD2). Джампер JP дозволяє змінювати базову адресу у випадку, якщо він зайнятий іншим пристроєм.
Рисунок 1.2 – Структура складеного ДША
ДБА визначає базову
адресу портів вводу-виводу плати, тобто
повна адреса визначається як базовий
плюс молодші розряди. Шляхом установки
перемички ДБА може настроюватися на
ряд адрес, не використовуваних жодним
стандартним пристроєм ЕОМ ІВМ РС. З
виходу ДБА надходить сигнал активації
БШД. БЛУДБА підвищує навантажувальну
здатність використовуваних розрядів
шини адреси (ША) й сигналу AEN, призначення
якого пояснено нижче. Залежно від стану
ДБА блок БЛУДМРА формує сигнали дозволу
роботи портів вводу/виводу пристрою
узгодження (ПУ) із ЕОМ. Ці сигнали
надходять на ДМРА, що залежно від стану
молодших розрядів ША (А0 - А1) і сигналів
на шині управління (ШУ) формує вже повну
адресу конкретного порту (
).
Через РГУ можна задавати режими роботи
БУЗАЦП, що не залежать від таймера ІТ,
і здійснювати запуск АЦП. Через РГВВ в
ЕОМ можна вводити до чотирьох цифрових
сигналів, через цей же регістр надходить
сигнал готовності від АЦП. Цей же сигнал
готовності надходить на БУЗАЦП, що
формує одне з переривань ІRQ. Через БВВАЦП
перетворений код сигналу потрапляє в
ЕОМ. РГВИВ формує, як відзначалося,
сигнали керування АК, і, крім цього,
цифрові лінії висновку інформації.
Принципова схема цифрової частини (ЦЧ) пристрою вводу/виводу (ПВВ) зображена в додатку А.
Дешифратор шини адреси виконаний на мікросхемах DD18, DD20.1 (ДО1533ЛЛ1), DD15.3 - DD15.4, DD19.1 (ДО1533ЧИ1), DD13.1 - DD13.2(ДО1533ЛА3), DD1.6, DD17.1, DD17.2 (ДО1533ЛН1), DD11 (ДО1533ИД7), DD12 (ДО1533ИД4). Всі мікросхеми, крім DD11 і DD12 відносяться до елементарної логіки. Переходи дешифраторів DD11 і DD12 відображені в таблицях 1.2 і 1.3.
Таблиця 1.2 – Переходи мікросхеми ДО1533ИД7
|
Входи |
Виходи |
||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
х |
х |
х |
х |
х |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
х |
1 |
х |
х |
х |
х |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
х |
х |
1 |
х |
х |
х |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
1 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
|
1 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
|
1 |
0 |
0 |
0 |
1 |
0 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
|
1 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
|
1 |
0 |
0 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
|
1 |
0 |
0 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
1 |
1 |
|
1 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
1 |
|
1 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
Таблиця 1.3 – Переходи мікросхеми ДО1533ИД4
|
Входи |
Виходи |
Входи |
Виходи |
||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
х |
х |
0 |
х |
1 |
1 |
1 |
1 |
х |
х |
1 |
х |
1 |
1 |
1 |
1 |
|
0 |
0 |
1 |
0 |
0 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
|
0 |
1 |
1 |
0 |
1 |
0 |
1 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
1 |
|
1 |
0 |
1 |
0 |
1 |
1 |
0 |
1 |
1 |
1 |
0 |
0 |
1 |
1 |
0 |
1 |
|
1 |
1 |
1 |
0 |
1 |
1 |
1 |
0 |
1 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
|
х |
х |
х |
1 |
0 |
1 |
1 |
1 |
х |
х |
х |
1 |
1 |
1 |
1 |
1 |
Базова адреса задається мікросхемою DD11, елементи DD18.1 і DD18.2 задають умову вибору DD11 по стану розрядів SA3, SA8, SA9 і лінії керування AEN шини ІSA-8, а також підвищують навантажувальну здатність адресних ліній шини ІSA. Із принципової схеми видно, що DD11 активізується при наступних умовах: SA7=0, SA6=0, SA3=0, AEN=0, SA9=1. На адресні входи DD11 надходять розряди SA8, SA5, і SA4 ША. Для розробленої схеми можна, установлюючи перемички, одержати один із трьох базових адрес: 220Н, 300Н и 310Н, тому що ці адреси, як правило, не використаються жодним стандартним пристроєм ПК. Зміна базової адреси може знадобитися у випадку, якщо до ЕОМ підключені нестандартні пристрої (звукова карта й т.п.). Інвертор DD17.1 інвертує стан виходу дешифратора DD11 (на виході DD17.1 при виборі базової адреси з'являється логічна 1). Ланцюг DD18.3-DD1.6-DD13.1-DD17.2 задає умови надходження активних рівнів на входи С1 й С2 DD12 при наявності сигналу SA2=0 (DD18.3 підвищує навантажувальну здатність лінії SA2, DD1.6 інвертує її стан, 0 на виході DD13.1 з'являється тільки при виборі базової адреси й SA2=0). Ланцюг DD18.3 - DD13.2 визначає умови активізації мікросхеми таймера DD2. Виходячи зі схеми, таймер активізується при подачі адреси BASE+(4÷7)Н.
Як видно із
принципової схеми цифрової частини
модуля, перша частина регістра DD12 формує
адреси при читанні ПВВ (DD15.4 підвищує
навантажувальну здатність лінії
),
а друга частина - при записі в ПВВ (DD15.3
виконує ту ж функцію, що й DD15.4). Адреса
конкретного ПВВ визначається залежно
від сигналів на лініях SA0 і SA1 ША. Адреси
пристроїв представлені в таблиці 1.4 (
BASE - базова адреса).
Як видно з таблиці
1.4, за адресою BASE активізується
двонаправлений регістр DD9 (0 на вході
),
що підвищує навантажувальну здатність
ліній SD0-SD7 шини ІSA і передає дані від
ЕОМ до пристроїв вводу/виводу й назад.
Напрямок передачі - залежно від активного
рівня сигналу
.
При
=0
відбувається читання ПВВ, при
=1
- запис в ПВВ.
Таблиця 1.4 – Адреси пристроїв вводу/виводу
|
Адреса |
Напрямок передачі інформації |
Пристрій |
|
BASE BASE+0 BASE+1 BASE+2 BASE+2 BASE+3 |
Ввід/вивід Вивід Ввід Ввід Вивід Ввід |
Двонаправлений регістр DD9 Керуючий регістр DD8 Регістр DD5 Регістр DD10 Регістр DD7 Регістр DD6 |
|
BASE+4 BASE+5 BASE+6 BASE+7 |
Ввід/вивід Ввід/вивід Ввід/вивід Вивід |
Лічильник 0 таймера DD2 Лічильник 1 таймера DD2 Лічильник 2 таймери DD2 Вибір режиму роботи таймера DD2 |
Керуючий регістр DD8 задає режими роботи цифрової частини МВВ. Таким чином, записавши в нього керуюче слово, можна настроїтися на режими, наведені в таблиці 1.5.
Таблиця 1.5 – Завдання режимів роботи цифрової частини плати АЦП
|
Виводи DD8 |
Режим роботи цифрової частини |
|
Q0 |
Q0=0 Заборонити запуск АЦП Q0=1 Дозволити запуск АЦП |
|
Q1 |
Q1=0 Виключити режим запуску по запису в регістр BASE+1 з затримкою часу Q1=1 Включити режим запуску по запису в регістр BASE+1 із затримкою часу |
|
Q2 |
Q2=0 Каскадувати таймери 1 і 2 Q2=1 Таймери 1 і 2 працюють окремо |
|
Q3 |
Q3=0 Вихід таймера 2 на операцію переривань Q3=1 Вихід таймера 2 на запуск АЦП |
|
Q4 |
Q4=0 Заборонити переривання Q4=1 Дозволити переривання |
|
Q5 |
Q5=0 Заборонити переривання по готовності АЦП Q5=1 Дозволити переривання по готовності АЦП |
Режими по Q0 реалізуються шляхом подачі 0 або 1 на вхід R DD3.1.
Формування імпульсів
заданої тривалості для запуску АЦП
здійснюється в схемі за допомогою
одновібраторів, принцип дії яких
найбільше доцільно розглянути на
прикладі найпростішого одновібратора
серії ДО155 - мікросхеми ДО155АГ1. До виводів
10 і 11 мікросхеми зовнішнім монтажем
підключається часозадаючий
-ланцюжок, як показано на рис. 1.3. Вивід
9 при цьому не використовується. Тривалість
формованого на виході
-імпульсу
високого ТТЛ-рівня зі стандартними
фронтами (і його інверсія на виході
)
дорівнює приблизно
.
Діапазон опорів, що підключаються,
становить від 2 до 30 кОм, ємностей - від
10 пФ до 10 мкФ. Імпульс мінімальної
тривалості близько 40 нс виходить, якщо
до виводів 10 і 11 ні конденсатора, ні
резистора взагалі не підключати,
залишивши їх вільними, а вивід 9 резистора,
розміщеного всередині корпуса, підключити
до +5 В. Одновібратор запускається при
подачі зрізу на один з його входів - 3
або 4 або фронти на вхід 5. Вхід 5 - це вхід
тригера Шмідта, тому фронт запуску може
бути дуже пологим. Вхід 5 можна використати
і як вхід дозволу
,
оскільки при нульовому рівні на цьому
вході елемент по входах 3 і 4 не запускається.
Тривалість запускаючого імпульсу, якщо
тільки вона менше 50 нс, визначаючим
фактором є тільки негативний перепад.
Рисунок 1.3 – Схема одновібратора
У схемі з цією
метою використана мікросхема DD3.1
(ДО155АГ4) - формувач імпульсів, що формує
імпульси на виходах Q і
відповідно до таблиці переходів
мікросхеми ДО155АГ4 (таблиця 1.6).
Режими по Q1 реалізуються відповідно до 4-го рядку таблиці 1.6.
Таблиця 1.6 – Переходи мікросхеми ДО155АГ4
|
Вхід |
Вихід |
Вхід |
Вихід |
||||||
|
|
|
|
|
|
|
|
|
|
|
|
0/ |
х |
х |
0 |
1 |
1 |
0 |
|
|
|
|
х |
1 |
х |
0 |
1 |
1 |
|
|
|
|
|
х |
х |
0 |
0 |
1 |
|
0 |
1 |
|
|
При Q1=0 шляхом скидання виходу Q тригера DD4.2 (КР1533ТМ2) на вході GATE 0 лічильника 0 таймера DD2 (КР580ВИ53) встановлюється пасивний рівень, тобто таймер відключається.
При Q1=1 DD4.2 встановлюється в 1, дозволяючи роботу лічильника 0 DD2. По закінченню витримки часу лічильника 0 у ланцюзі DD15.1- DD16.2 виникає перехід стану з 0 в 1, що приводить до появи імпульсу запуску АЦП на одному з виходів DD3.1. У цьому випадку для запуску АЦП необхідно сформувати імпульс тривалістю 0,9мкс (необхідний час перетворення АЦП). Приймемо R5=1кОм. Тоді С2 можна розрахувати зі співвідношення:
(1.1)
Приймаємо стандартні значення R5=1кОм±5%; С2=0,2мкФ±5%.
Каскадування таймерів необхідно у випадку формування більше тривалої витримки часу. При Q2=0 на виході DD1.4 встановлюється логічна 1, таким чином створюються умови для проходження імпульсу через ланцюг DD14.1- DD14.2- DD16.3 на вхід CLK2 лічильника 2 таймера (лічильник 2 при каскадуванні - старший). При Q2=1 проходження імпульсу на вхід CLK2 можливо по ланцюзі DD14.3- DD16.3.
Режими по Q3 реалізуються в такий спосіб:
- при Q3=0 з'являється логічна 1 на виході DD1.5, дозволяючи проходження імпульсу через ланцюг DD14.4-DD19.4. Фронт цього імпульсу генерує позитивний імпульс на переривання тривалістю 0,9мкс (R6=R5; З2=З3) на виході DD3.2 по обраній лінії (ІRQ 5, 7 або 9). При дозволі обробки переривань відбувається перехід на виконання відповідної підпрограми.
- при Q3=1 відкривається для імпульсу ланцюг DD13.4- DD16.1- DD16.2 і може бути зроблений запуск АЦП по імпульсу з DD3.1. Одночасно встановлюється 1 на вході D4, що по закінченню перетворення через ланцюг переривання встановлює 1 на виході Q тригера DD4.1. У такий спосіб з'являється 1 на вході Q1 DD10, символізуючи закінчення перетворення для режиму послідовного опитування DD10.
Запис у регістри DD5 і DD6 даних з АЦП відбувається також протягом імпульсу переривання із входу Q DD3.2.
За аналогією з Q0 Q4 дозволяє (логічна 1) або забороняє (логічний 0) генерацію імпульсів на виході DD3.2 відповідно до даних таблиці 1.5.
Q5 дозволяє (при рівні логічної 1) проходження імпульсу готовності даних по ланцюгу DD15.2- DD16.4, тим самим генеруючи переривання на виході DD3.2.
При рівні логічного нуля на Q5 вентиль DD15.2 закритий й переривання не може бути згенеровано. DD14 - мікросхема КР1533ЧИ1, DD16 - КР1533ЛЛ1.
Принципи роботи мікросхем DD5-DD8, DD10 (КР1533ИР22) і DD4, DD21 (КР1533ТМ2) представлені в таблицях 1.7 і 1.8.
Таблиця 1.7 – Принципи роботи мікросхеми КР1533ИР22
|
Вхід |
Вихід |
|||
|
|
РЕ |
Dn |
|
|
|
0 |
1 |
0 |
0 |
0 |
|
0 |
1 |
1 |
1 |
1 |
|
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
1 |
1 |
1 |
|
1 |
0 |
0 |
0 |
z |
|
1 |
0 |
1 |
1 |
z |
На виходах регістра DD7 формується код номера каналу опитування (Q0-Q3), крім цього, у ньому зарезервовані 4 вихідні цифрові лінії (Q4-Q7).
На входи DD10 крім імпульсу й стійкого рівня сигналів про закінчення часу перетворення АЦП (на Q1 і Q2 відповідно) заведені й лінії цифрового входу (Q4-Q7). Скидання DD4.2 здійснюється по сигналу з виходу таймера OUT 0 (логічний 0), який встановлюється на початку нового перетворення (вибір нового каналу на DD7).
Таблиця 1.8 – Принципи роботи мікросхеми КР1533ТМ2
|
Входи |
Виходи |
||||
|
|
|
|
|
|
|
|
0 |
1 |
х |
х |
0 |
1 |
|
1 |
0 |
х |
х |
1 |
0 |
|
1 |
1 |
х |
0 |
|
|
|
1 |
1 |
1 |
|
1 |
0 |
|
1 |
1 |
0 |
|
0 |
1 |
Генератор тактових імпульсів виконаний на базі мікросхеми DD1 (DD1.1- DD1.3). Він містить у собі кварцовий резонатор із частотою 2 МГЦ, 2 опори R1 і R2 та конденсатор С1.
Вихідні імпульси частотою 2 МГЦ надходять на входи лічильників 0 і 1 (CLK0 і CLK1) інтервального таймера DD2 і на вхід вентиля DD14.3.
Запис або читання
даних з таймера DD2 по ШД здійснюється
залежно від наявності сигналів
або
,
що надходять на його входи
й
.
Цифрова частина плати АЦП виконана у
вигляді карти під слот ІSA-8 і містить
вихідне рознімання для підключення
аналогової частини плати (2-розрядне
рознімання на 37 виводів типу
СНП101-37РП13-3). Необхідні рівні напруги
харчування ±5В та ±12В поступають у схему
від джерела живлення ЕОМ.
Призначення аналогової частини МВВ - це реалізація багатоканального аналого-цифрового перетворення. Аналогова частина МВВ виконана у вигляді окремого блоку й складається з аналогового комутатора DA1 (ДО590КН6), інструментального підсилювача, виконаного на операційних підсилювачах DA2 (ДО140УД22) і DA3 (ДО140УД8А), і самого АЦП DA4.
Аналоговий комутатор ДО590КН6 має внутрішню цифрову схему керування й дозволяє залежно від сигналів на ній подавати на аналоговий вхід АЦП один із входів датчиків. Мікросхема ДО590КН6 є восьмиканальною. Порядок включення каналів залежно від стану цифрових входів керування наведений у таблиці 1.9.
Таблиця 1.9 – Порядок перемикання каналів К590КН6
|
Рівні на керуючих входах |
Номер відкритого каналу |
|||
|
#3 |
#2 |
#1 |
Е |
|
|
0 0 0 0 1 1 1 1 Х |
0 0 1 1 0 0 1 1 Х |
0 1 0 1 0 1 0 1 Х |
1 1 1 1 1 1 1 1 0 |
1 2 3 4 5 6 7 8 - |
Сигнали керування
комутатором (КАН1-КАН4) надходять від
регістра DD7 через рознімання із цифрової
частини плати. Резистори R1-R8 служать
для обмеження вхідного струму й,
відповідно, втрат рівня напруги при
проходженні через аналоговий комутатор.
Мікросхема DА2 являють собою операційний
підсилювач, що працює в режимі повторювача.
Її призначення - передача без завад
вхідного сигналу в необхідному діапазоні
й підвищення рівня вхідного опору
вимірювальних каналів. Мікросхема DА3
- звичайний масштабний підсилювач,
регулюванням опору R9 якого можна
домогтися необхідної точності перетворення
сигналу в аналоговій частині схеми.
Підстроюваний опір R13 використається
для установки рівня 0 самої мікросхеми
DА3. Мікросхема DА4 - біполярний АЦП типу
AD7892-1 c часом перетворення 1,47 мкс. Сигнал
запуску АЦП
надходить із виходу
DD3.1 або з виходу OUT0 таймера DD2 через
рознімання цифрової частини, по закінченню
перетворення виробляється сигнал
готовності
,
подача якого на входи
й
активізує чіпсет АЦП і дозволяє читання
даних з нього.
Виходячи з описаного вище, можна зробити висновок, що програмування робочих режимів модуля вводу-висновку в першу чергу обумовлено структурою його цифрової частини, щодо якої варто пам'ятати, що вона може бути встановлена на ІBM сумісним комп'ютері, що має шину ІSA-8 і може використатися для:
- вводу цифрових сигналів з АЦП розрядністю до 16 біт і рівнями цифрових сигналів, сумісними із ТТЛ;
- вводу цифрових сигналів по 8 лініям залежно від конфігурації;
- виводу цифрових сигналів по 4 лініям.
Установка базової адреси й апаратного переривання
Плата містить перемички для настроювання на апаратуру комп'ютера. Необхідно виставити базову адресу для адресації портів уведення висновку (адреси 220Н, 300Н, 310Н), і номер використовуваного апаратного переривання ІRQ (5, 7, 10, 11, 12, 15). Які саме базова адреса й переривання використається, залежить від апаратних засобів комп'ютера й наявності додаткового встаткування (звукових карт, плат уведення/висновку й т.д.).
Підключення АЦП і цифрових каналів. Призначення зовнішніх ліній рознімання плати
Таблиця 1.10 – Призначення ліній рознімання плати для підключення АЦП і цифрових каналів
|
№ лінії |
Призначення |
№ лінії |
Призначення |
|
|
1 |
Цифрові дані від АЦП |
АЦП 0 |
36 |
Живлення +5 В |
|
20 |
АЦП 1 |
18 |
+ 12 В |
|
|
2 |
АЦП 2 |
19 |
- 12 В |
|
|
21 |
АЦП 3 |
37 |
- 5 В |
|
|
3 |
АЦП 4 |
|
|
|
|
22 |
АЦП 5 |
|
|
|
|
4 |
АЦП 6 |
|
|
|
|
23 |
АЦП 7 |
|
|
|
|
5 |
|
АЦП 8 |
|
|
|
24 |
АЦП 9 |
|
|
|
|
6 |
АЦП 10 |
|
|
|
|
25 |
АЦП 11 |
|
|
|
|
7 |
АЦП 12 |
|
|
|
|
26 |
АЦП 13 |
|
|
|
|
8 |
АЦП 14 |
|
|
|
|
27 |
АЦП 15 |
|
|
|
|
11 |
Номер каналу АЦП1 |
Ch 0 |
|
|
|
30 |
Ch 1 |
|
|
|
|
12 |
Ch 2 |
|
|
|
|
31 |
Ch 3 |
|
|
|
|
9 |
Цифровий вихід2 |
Out 0 |
|
|
|
28 |
Out 1 |
|
|
|
|
10 |
Out 2 |
|
|
|
|
29 |
Out 3 |
|
|
|
|
13 |
STB Строб цифрового виходу
|
|
|
|
|
34 |
З (StartADC) |
|
|
|
|
16 |
З ( |
|
|
|
|
35 |
Г (DR) |
|
|
|
|
15 |
Цифровий ввід |
In 0 |
|
|
|
33 |
In 1 |
|
|
|
|
14 |
In 2 |
|
|
|
|
32 |
In 3 |
|
|
|
апуск
АЦП
апуск
АЦП
)
отовність
АЦППродовження таблиці 1.10