Введение

По степени интеграции (количеству активных элементов: диодов и транзисторов) интегральные схемы (ИС) условно подразделяются на ИС малой степени интеграции - до 100 активных элементов, средней степени интеграции (СИС) - до 1000 активных элементов, БИС - свыше 1000 активных элементов, СБИС - свыше 10000 элементов. Выпуск новой БИС очень сложный и дорогой процесс из-за больших первоначальных затрат на разработку ее логической структуры и топологии, изготовления фотошаблонов и технологической подготовки производства. Это 0,5-1 год работы большого коллектива. Поэтому изготовление БИС экономически оправдано при их выпуске, исчисляемом десятками-сотнями тысяч штук в год. Выпускать специализированные БИС для каждого конкретного применения практически не реально. В результате поиска областей массового применения микросхем с высоким уровнем интеграции их разработчиками была предложена идея создания одной универсальной БИС или некоторого набора БИС, специализация которых для каждого конкретного случая применения достигается не схемно, а программно. Так появились стандартные универсальные элементы - микропроцессорные БИС со структурой, аналогичной структуре ЭВМ.

Микропроцессор (МП) - это обрабатывающее и управляющее устройство, способное под программным управлением выполнять обработку информации, принятие решений, ввод и вывод информации и выполненное в виде одной или нескольких БИС.

В настоящее время микропроцессоры и изготовленные на их базе микроЭВМ присут­ствуют практически во всех областях деятельности человека.

Использование микропроцессоров и микроЭВМ в составе промышленного оборудования обеспечивает снижение на порядок их стоимости по сравнению с системами на элементах малой и средней степени интеграции, реализующих аналогичные функции. Одновременно достигается резкое уменьшение массы и габаритных размеров, а также энергопотребления систем. Переход на новую элементную базу повышает технологичность и воспроизводимость систем промышленной автоматики, резко расширяет экономически доступную сферу их применения.

1 Анализ технического задания

Управляющая микроЭВМ проектируется на базе однокри­стального МП или однокристальной микроЭВМ и включает в себя сле­дующие основные устройства:

- процессорный модуль;

- память, состоящую из ОЗУ и ПЗУ;

- устройства параллельного ввода/вывода для связи с ОУ;

- блок последовательного канала для связи с ЭВМ верхнего уровня;

- программируемый системный таймер;

- контроллер прерываний;

- контроллер прямого доступа в память;

- пульт управления.

Все модули (устройства) системы объединяются интерфейсом (магистралью), требования к которому определяются заданным типом микропроцессора (микро-ЭВМ). Обмен данными по интерфейсу может осуществляться как в едином адресном пространстве, так и в разделенном с помощью управляющих сигналов обращения к ЗУ и ВУ.

Процессорный модуль включает в себя микропроцессор (микроЭВМ) и, при необходимости, дополнительные БИС (СИС), обеспечивающие реализацию вспомогательных функций (тактовый генератор, шинные формирователи, регистры-защелки и другие).

Устройства ввода для связи с объектом управления (ОУ) должны обеспечить ввод в ПМ значений x₁, x₂, x₃, x₄ двоичных датчиков, а так же 8-разрядных двоичных кодов NU₁, NU₂, NU₃, принимаемых с выходов АЦП. Сигнал датчика аварийной ситуации x_a воспринимается только подсистемой прерываний.

Устройства вывода на ОУ должны обеспечить выдачу двоичных управляющих воздействий y₁, y₂, y₃ определенной длительности и кода управляющего напряжения Y₄ - 8-разрядного двоичного вектора на вход ЦАП.

В структуру ОУ входит устройство, принимающее массив данных из ПЗУ (ОЗУ) в режиме прямого доступа в память (ПДП). Запрос на ПДП возникает асинхронно по отношению к процедуре управления.

Пульт управления должен обеспечивать ввод в ПМ значения 8-разрядной двоичной константы К, ввод двоичного значения сигнала "СТОП", формирование сигнала начальной установки системы, вывод на светодиодную индикацию значений x₁, x₂, x₃, x₄, y₁, y₂, y₃, NU₁, Y₄. Кроме того, необходимо предусмотреть светодиод или зуммер аварийной сигнализации.

Системный таймер должен обеспечить отсчет временных задержек, реализуемых при работе алгоритма управления.

Блок последовательного обмена предназначен для передачи на ЦВМ верхнего уровня информации о состоянии процесса управления. По запросу со стороны "центральной" ЦВМ разрабатываемая УЦВМ должна обеспечить выдачу по последовательному каналу кадра. Передача информации с верхнего уровня на нижний не предусмотрена.

Контроллер прерываний обеспечивает фиксацию запросов на прерывания от различных источников и дисциплину обслуживания запросов.

В подсистеме векторного прерывания контроллер формирует код команды вызова, а при наличии в системе радиального входа запроса на прерывания - код состояния регистра запросов.

Отладочный пульт предназначен для подключения к системе только в процессе ее отладки (поиска неисправностей) и должен обеспечивать доступ к ячейкам памяти, портам ввода/вывода. Кроме того, с помощью отладочного пульта должна быть обеспечена возможность пошаговой и/или потактовой работы системы. Управление в процессе отладки обеспечивает программа МОНИТОР, хранящаяся в системном или "теневом" ПЗУ.

Целью курсового проекта является разработка микропроцессорной управляющей ЭВМ на базе микропроцессора К580ВМ80, реализующей заданные взаимодействия с объектом управления, оперативным запоминающим устройством К134РУ6, постоянным запоминающим устройством К556РТ6.

Вариант 9

Функция y₁=f(x₁,x₂,x₃,x₄) X1  X2 &X3 & X4 X1  X2 & X3 & X4

Время t₁, мкс 80

Функция NU= f'(NU₁, NU₂, K) max(NU₁ - NU₂; K)

Время t₂, мкс 90

Время t₃, мкс 180

2 РАЗРАБОТКА ПРОЦЕССОРНОГО МОДУЛЯ И ИНТЕРФЕЙСА

2.1 Описание микропроцессора К580ВМ80

Восьмиразрядный однокристальный МП К580ВМ80 (аналог i8080), выполняющий около 0,5 млн операций в секунду изготовлен в апреле 1974 года по технологии 6 мкм. Процессор синхронизируется тактовой частотой 2 МГЦ. Кристалл составляют 4,5 тысячи транзисторов. К580ВМ80 применялся в компьютерах Altair computer (первые ПК), устройствах управления уличным освещением, калькуляторах общего назначения.

Центральный процессорный элемент КР580ВМ80 является функционально законченным однокристальным парал­лельным 8-разрядным микропроцессором с фиксированной системой команд. В ми­кропроцессоре отсутствуют возможности аппаратного наращивания разрядности обрабатываемых данных.

Рассматриваемая БИС является однокристальным МП, выполненным на основе n-МОП технологии. Она предназначена для построения вычислительных устройств, контроллеров, микро-ЭВМ. Время выполнения команды микропроцессора 2-9 мкс, напряжение питания +12,+5 и -5 В, потребляемая мощность 0,75 Вт.

МП рассчитан на эксплуатацию в закрытом помещении при температуре от +5 до +40⁰С, относительной влажности воздуха от 40 до 80% при 25⁰С и атмосферном давлении от 83,5 до 106 кПа (от 630 до 800 мм ртутного столба).

2.1.1 Структурная схема микропроцес­сора. Структурная схема микропроцес­сора приведена на рисунке 1. В состав БИС входят: 8-разрядное арифметико-логиче­ское устройство; регистр призна­ков, фиксирующий признаки, выра­батываемые АЛУ в процессе выполнения команд; аккумулятор; регистр акку­мулятора; регистр временного хра­нения операндов; десятичный кор­ректор, выполняющий перевод ин­формации из двоичной в двоично-деся­тичную форму; регистр команд, предназначенный для хранения первого байта команды, содержащего код опера­ции; дешифратор команд; блок ре­гистров для приема, выдачи и хранения информации в процессе выполнения про­грамм, содержащий программный счет­чик, указатель стека, регистр адреса, шесть регистров общего назначения и вспомогательные регистры; схема управле­ния и синхронизации, формирующая последовательности управляющих сигна­лов для работы АЛУ и блока регистров; 16-разрядный буферный регистр адреса; 8-разрядный буферный регистр данных, двунаправленный мульти­плексор для обмена операндами и результатами операций между АЛУ и блоком регистров по внутренней шине данных.

Рисунок 1 - Структурная схема микропроцессора К580ВМ80

Программный счетчик предназначен для хранения текущего адреса команды, который автоматически увеличивается в процессе выполнения команды на 1, 2 или 3 в зависимости от формата выпол­няемой команды. Указатель стека содержит адрес вер­шины стека, а сам стек может использо­вать любую зону ОЗУ объемом до 64К байт или специальное ОЗУ, адресуемое сигналом STACK. Содержимое указателя стека уменьшается на 2, когда данные загружаются в стек, и увеличивается на 2, когда данные извлекаются из стека.

Рисунок 2 – Условное графическое обозначение процессора К580ВМ80

Назначение выводов К580ВМ80 приведено в таблице 1.

Таблица 1 – Назначение выводов К580ВМ80

Номер вывода	Обозначение			Назначение	Тип сигнала		Состояние
	Рус	Eng
1	2	3	4		5	6
25-27, 29-35, 1, 40, 37-39, 36	А0-А15	А0-А15	Шина адреса МП		выход	1, 0
2	ОБЩ	GND	Общий		вход, выход	0
10, 9, 8, 7, 3-6	D0-D7	Д0-Д7	Шина данных МП		вход, выход	1
11	-5В	Ubs1	Напряжение питания -5В		вход	1
12	СБР	RESET	Начальная установка МП		вход	1
13	ЗПДП	HOLD	Запрос прямого доступа к памяти		вход	1
14	З.Пр.	INT	Запрос прерывания		вход	1
15,22	Ф2,Ф1	F2, F1	Импульсы синхронизации		вход	1

Продолжение таблицы 1

1	2	3	4	5	6
16	РПР.	INTE	Разрешение прерывания	выход	1
17	ЧТ	DBIN	ШД в режиме чтения	выход	1
18	ЗП	WR	ШД в режиме выдачи информации (запись)	выход	0
19	СИНХР	SYNC	Сигнал синхронизации (сопровождает байт состояния)	выход	1
20	+5В	Ucc	Напряжение питания +5В	вход	1
21	ППДП	HLDA	Подтверждение захвата шин	выход	1
23	ГТ	READY	Готовность внешнего устройства к обмену	вход	1
24	ОЖ	WAIT	МП в режиме ожидания	выход	1
28	+12В	Ubc	Напряжение питания +12В	вход	1

Микропроцессор имеет 16-разрядный трехстабильный канал адреса А (15-0), 8- разрядный двунаправленный трехстабильный канал данных D (7-0), четыре входных и шесть выходных выводов управления. МП обеспечивает адресацию внешней памяти объемом до 64 Кбайт, а также адресацию 256 устройств ввода и 256 устройств вывода.

Уста­новка флагов производится при выполне­нии следующих условий:

– флаг знака S, если знаковый бит ре­зультата операции равен 1, иначе сбрасы­вается;

– флаг нуля Z, если результат операции равен 0, в противном случае сбрасывает­ся;

– флаг дополнительного переноса АС при наличии переноса из третьего разря­да, иначе сбрасывается;

– флаг четности Р, если результат со­держит четное число единиц, иначе сбрасывается;

– флаг переноса СY при наличии перено­са (при сложении) или заема (при вычита­нии) из старшего разряда результата, иначе сбрасывается.

2.1.2 Система команд микропроцессора К580ВМ80. Данные в микропроцессоре представлены в виде 8-разрядных (однобайтовых) кодов. Для идентифика­ции отдельных разрядов в байте они нумеруются от D0 до D7 и считаются рас­положенными справа налево. При этом нулевой бит D0 соответствует младшему разряду, a D7 - старшему разряду. Одно­байтовый код может рассматриваться ли­бо как положительное целое число с диа­пазоном значений от 0 до 255, либо как целое число со знаком в дополнительном коде с диапазоном значений от -128 до +127. Для целых чисел можно использо­вать двухбайтное и многобайтное пред­ставления.

Форматы команд могут быть одно-, двух- или трехбайтными. Многобайтная коман­да должна размещаться в последователь­но расположенных ячейках памяти, а в первом байте команды В1 всегда указывается код операции (КОП).

Для управления процессом выполнения программы используется слово-состояние программы. Старший байт слова-состояния представляет содержимое аккумулятора, а младший - содержит флаги условий регистра признаков, определяемые результатом вычисления арифметических и логических операций.

В микропроцессоре используются пять способов адресации данных:

– прямая - адрес М ячейки памяти, где расположен операнд, указывается во вто­ром (младшая часть адреса) и в треть­ем (старшая часть адреса) байтах команды;

– регистровая - в команде задается адрес оперативного регистра или пары регистров, где находится, соответственно, 8- или 16-битовый операнд;

– регистровая косвенная - адрес М ячейки памяти, где расположен опе­ранд определяется содержимым парного регистра, явно или неявно указанного в команде; при этом старший байт адре­са находится в первом регистре пары, а младший - во втором;

– непосредственная - операнд содержится в команде: для двухбайтовых команд — во втором байте, для трехбай­товых — во втором (младшая часть опе­ранда) и в третьем (старшая часть опе­ранда) байтах команды;

– стековая - адрес ячейки памяти, со­держащей операнд, находится в указателе стека.

Специфический способ адресации па­мяти используется в однобайтовой команде RST, применяемой при обработ­ке прерывания для вызова одной из вось­ми подпрограмм обслуживания прерыва­ний. Команды RST различаются по номе­ру N, задаваемому в трехбайтовом поле кода команды. В результате выполнения команды RSTN управление передается по адресу, определяемому восьмикратным увеличением N.

Система команд МП содержит 78 команд, включающих 111 операций. По функциональному признаку команды микропроцессора делятся на пять групп:

- команды передачи данных из регистра в регистр или память и из па­мяти в регистр:

- арифметические команды: сложения, вычитания, инкре­мента и декремента:

- логические ко­манды: И, ИЛИ, исключающее ИЛИ, сравнение, сдвиг, инвертирование:

- ко­манды передачи управления и обработ­ки подпрограмм:

- команды ввода/ вы­вода и управления состоянием процес­сора.

2.1.3 Арифметическо-логическое устройство. Восьмиразрядная комбинированная схема АЛУ выполняет арифме­тические и логические операции над 8-разрядными числами в процессе межрегистровых пересылок. К одному из входов схемы АЛУ всегда подключен аккумулятор, к другому через регистр Т может быть под­ключен любой из общих регистров.

Арифметическо-логическое устройство имеет собственный регистр временного хранения Т. Он позволяет избежать возникновения «гонок», когда какой-либо из общих регистров используется в одной операции и в качестве регистра-операнда, и в качестве регистра-результата.

Арифметическо-логическое устройство непосредственно связано с регистром признаков, в соответствующих разрядах которого фиксиру­ются особенности выполнения каждой операции: нулевой результат в аккумуляторе — Z, перенос из старшего разряда — CY, знак результа­та — S, паритет — Р и вспомогательный перенос из младшего полубай­та— АС. Наличие в МП регистра признаков упрощает осуществление программных переходов в зависимости от состояния одного или более триггеров признаков. Арифметическо-логическое устройство позволяет в процессе межрегистровых «пересылок с перекосом» выполнять операции сдвига на один разряд вправо или влево. Многократный сдвиг реализу­ется последовательностью одноразрядных сдвигов, то есть последователь­но расположенными в программе командами сдвига.

В состав АЛУ входит комбинационная схема десятичного корректора ДК, назначение которого состоит в том, чтобы под воздействием специальной команды интерпретировать результат выполнения двоичной операции как результат операции десятичной арифметики. Для этого к старшей тетраде в схеме ДК прибавляется число 6, кроме тех случа­ев, когда либо не возникал перенос ни из одной тетрады и содержимое старшей и младшей тетрад находится в пределах 0—9 и 0—9 (или 0—8 и А—F) соответственно, либо не было переноса из старшей тетра­ды, содержащей число 0—9 и был перенос из младшей. К младшей тетраде одновременно также прибавляется число 6, кроме случая от­сутствия переноса из младшей тетрады, содержащей число 0—9. Меж­тетрадные связи при этом не разрываются.

Арифметическо-логическое устройство реализует простейшие ариф­метические и логические операции (сложение, вычитание, сдвиги, срав­нение, логическое умножение и т.п.). Все более сложные операции (умножение, деление, вычисление элементарных функций и др.) выпол­няются по подпрограммам.

2.2 Вспомогательные интерфейсные микросхемы

2.2.1 Генератор тактовых импуль­сов. Генератор тактовых импуль­сов КР580ГФ24 предназначен для синхро­низации микропроцессорных систем на основе комплекта К580. Генератор тактовых импульсов (ГТИ) формирует тактовые импульсы частотой до 2.5 МГц, ам­плитудой 12 В, тактовые импульсы ам­плитудой до 5 В для ТТЛ-схем, а также некоторые управляющие сигналы для ми­кропроцессорной системы.

Рисунок 3 - Структурная схема ГТИ КР580ГФ24

Рисунок 4 - Подключение ГТИ КР580ГФ24

ГТИ состоит из задающего генератора (SGN), генератора тактовых импульсов (GLG), порогового элемента формирователей и логических схем. Для работы ГТИ необходимо под­ключение внешнего кварцевого резонатора с частотой колебаний в 9 раз большей, чем частота выходных тактовых импуль­сов ГТИ. Структурная схема ГТИ и подключение к МП представлены на рисунке 3. Условное графическое обозначение – на рисунке 5.

Рисунок 5 – Условное графическое обозначение ГТИ КР580ГФ24

Таблица 2 – Назначение выводов ГТИ КР580ГФ24

№ вывода	Обозначение		Наименование	Назначение	Тип сигнала	Состояние
	Англ.	Рус.
1	2	3	4	5	6	7
1	RESET	СБР	Сброс	Установка счетчика команд в нуль, сброс триггеров разрешения прерывания и захвата шин	вход	1
2	RESIN	СБР	Сброс	входной сигнал «Сброс»	вход	0
3	RDYIN	ГТ.Вх	Готовность	вход сигнала «ГОТОВ» для подачи сигналов о готовности внешних устройств к работе с МП	вход	1

Продолжение таблицы 2

1	2	3	4	5	6	7
4	READY	ГОТОВ	Готовность	Высокий уровень сигнала указывает на готовность данных на шине D(7-0)	вход	1
5	SYNC	СИНХР	Синхронизация	Высокий уровень сигнала идентифицирует начало каждого машинного цикла	выход	1
6	CLK2 (TTL)	ВЫХ2 (ТТЛ)	Тактовый импульс	выход тактовых импульсов для ТТЛ - схемы	выход	1
7	STB	СТБ	Строб состояния	Сигнал L - уровня, используемый для фиксации слова-состояния МП	выход	0
8	GND	ОБЩ	Сигнал питания	напряжение питания 0 В	-	-
9	Udd	UИП2	Сигнал питания	напряжение питания +12 В	-	-
11,10	CLK1, CLK2	ВЫХ1 ВЫХ2	Тактовые импульсы	выходы тактовых импульсов	выход	1
12	OSC		Выход генератора	Используется для тактирования периферийных устройств	выход	1
13	TANK	ППК	Подключения параллельного контура	входы для подключения параллельного LC - контура	вход	1
15,14	XTAL1 XTAL2	ПКР1 ПКР2	Подключение кварцевого резонатора	входы для подключения кварцевого резонатора;	вход	1
16	UCC	UИП1	Сигнал питания	напряжение питания +5 В	-	-

2.2.2 Выбор системного контроллера и шинного формирователя. Системный контроллер и шинный формирователь КР580ВК28 предназначен для фиксации слова-состояния МП, выработки системных управляющих сигналов, буферизации шины данных МП и управления направлением передачи.

Структурная схема системного контроллера и шинного формирователя (СКФ) приведена на рисунках 6 и 7 соответственно. В состав СКФ входят: шинный формирователь-усилитель (BF), обеспечивающий увеличе­ние нагрузочной способности системной информационной шины; регистр (RG) для записи и хранения слова-состояния МП; комбинационная схема (PLA) для форми­рования выходных управляющих сигна­лов.

Рисунок 6 - Структурная схема системного контроллера и шинного формирователя

Рисунок 7 - Подключение системного контроллера и шинного формирователя

Рисунок 8 – Условное графическое обозначение КР580ВК28

Таблица 3 – Назначение выводов КР580ВК28

№ вывода	Обозначение		Наименование	Назначение	Тип сигнала	Состояние
	Англ.	Рус.
1	STB	СТБ	Строб состояния	Строб состояния (от ГТИ)	вход	0
2	HLDA	П.ЗХ.	Подтверждение захвата	Входной сигнал “Подтверждение захвата”	вход	1
3	WR	ЗП	Выдача	Входной сигнал “Выдача”	вход	0
4	DBIN	ПР	Прием	Входной сигнал “Приём”	вход	1
7, 20, 18, 5, 9, 11, 16, 13	DB0 - DB7	ДБ0 –ДБ7	Информационная шина	Входы/выходы информационной системной шины	вх/вых	1,0,в.с
8, 21, 19, 6, 10, 12, 17, 15	D0 - D7	Д0 - Д7	Шина данных	Входы/выходы данных	вх/вых	1,0,в.с.
14	GND	ОБЩ	Сигнал питания	напряжение питания 0 В	-	-

Продолжение таблицы 3

1	2	3	4	5	6	7
22	BUSEN	РРШ	Разрешение работы шин	Разрешение работы шин – сигнал Н-уровня, устанавливающий все выходы в высокоимпедантное состояние	вход	0
23	INTA	П.ПР.	Подтверждение прерывания	Подтверждение прерывания – сигнал L-уровня, используемый для стробирования ввода адреса подпрограммы обслуживания прерывания	выход	0
24	MEMR	ЧТ.П.	Чтение памяти	Чтение памяти	выход	0
25	I/OR	ЧТ.В.	Чтение с ВУ	Чтение с ВУ	выход	0
26	MEMW	ЗП.П.	Запись в память	Запись в память	выход	0
27	I/OW	ЗП.В.	Запись в ВУ	Запись в ВУ	вход	0
28	UCC	UИП	Сигнал питания	напряжение питания +5 В	-	-

2.2.3 Буферный регистр КР580ИР82. Буферный регистр КР580ИР82 представляет собой 8-разрядный параллельный регистр с тристабильными выходами. Он используется для реализации схем фиксации, буферизации и мультиплексирования в микропроцессорных системах. На выходах микросхемы КР580ИР82 генерируются неинвертируемые выходные сигналы. Структурная схема регистра показана на рисунке 10, условно-графическое обозначение на рисунке 9.

Запись входных данных в буферные регистры производиться при переходе сначала STB с Н- уровня в L- уровень. При Н-уровне сигнала ОЕ выходы буферных регистров находятся в высокоимпедансном состоянии.

Рисунок 9 – Цоколевка буферного регистра КР580ИР82

Рисунок 10 – Структурная схема буферного регистра КР580ИР82

Таблица 4 — Описание выводов буферного регистра КР580ИР82

№ вывода	Обозначение			Наименование		Назначение		Тип сигнала		Состояние
	Англ.	Рус.
1	2	3	4		5		6		7
8; 7; 6; 5; 4; 3; 2; 1	DI(7 – 0)	Вх7-Вх0	Входная шина данных		Входы данных		вход		1,0,в.с.
11	STB	СТБ	Строб состояния		Вход сигнала стробирования		вход		1
9	ОЕ	РА	Разрешение ввода		Вход сигнала разрешения ввода		вход		0

Продолжение таблицы 4

1	2	3	4	5	6	7
12; 13; 14; 15; 16; 17; 18; 19	DO(7 - 0)	Вых(7-0)	Выходная шина данных	Выходы данных	выход	1,0, в.с.
20	UCC	UИП	Сигнал питания	напряжение питания +5 В	-	-
10	GND	ОБЩ	Сигнал питания	напряжение питания 0 В	-	-

В нашем случае с 16-разрядной системой необходимо использовать два буферных регистра типа КР580ИР82.