3. Выбор основных узлов для построения мпс

Структурная схема МПС управления показана на рисунке 9.

Рисунок 9 – Структурная схема МПС управления

Сигнал обратной связи поступает на АЦП, который преобразует его в двоич­ный код. Этот код по системной шине поступает в ЦП, где по программе, записан­ной в ПЗУ, обрабатывается по закону пропорционального регулятора. Результатом вычисления является коэффициент заполнения импульсов который загружа­ется в регистр таймера ПТ как константа. На выходе таймера образуются логические уровни импульсов управления ШИМ.

Функциональная схема МПС управления показана на рисунке 10. При разработке функциональной схемы модуля центрального процессора воз­никает потребность в демультиплексировании шины адреса/данных, буферизации шин адреса (АВ) и шин данных (BD), а также в формировании системных управ­ляющих сигналов памяти и внешних устройств. Демультиплексирование осуществ­ляется с помощью двух БИС К580ИР82, которые выполняют функции защелки ад­реса и буфера шины АВ, ; буферизация шин данных создается с помощью двунаправ­ленных шинных формирователей К580ВА86, усиливающих сигналы шины данных; формирование управляющих сигналов осуществляется с помощью комбинационных логических элементов. На выходе этих элементов формируются сигналы MEMR, MEMW, JOR, IOW.

Поскольку в разрабатываемой МПС не нужны режимы ПДП, прерываний и обмена по сигналу готовности, схема не содержит входов запросов прерываний, го­товности, запроса ПДП и разрешения шин BUSEN. Поэтому на входы БИС генератора, ЦП, регистров-защелок и буферных регистров поданы постоянные логические уровни нуля или единицы. Отсутствуют также схемы оконечных каскадов, форми­рующих управляющие сигналы (в этой схеме нет потребности переводить управ­ляющие сигнал в третье состояние).

Модуль ПЗУ выполнен на базе двух БИС К541РЕ1 емкостью 512х8 бит каж­дая. Память организована в виде двух банков памяти - младшего и старшего. Младший банк подключается к младшей половине шины данных D7-D0 и содержит толь­ко ячейки памяти с четными адресами; старший банк - к старшей половине шины данных D15-D8 и содержит только ячейки памяти с нечетными адресами. Считыва­ние из ПЗУ происходит при выполнении цикла чтения памяти. При этом формиру­ется сигнал МЕШ=О, который и переводит выходы И 1С ПЗУ в активное состояние. Из ПЗУ всегда считывается слово. Для данного примера начальный адрес ПЗУ оп­ределим при нулевых значениях А9-А1, АО, а конечный - при единичных.

Таким образом, начальный адрес ПЗУ – 00000Н, конечный адрес ПЗУ -003 FFH. Функциональная схема содержит также АЦП К572ПВ1, что представляет собой 12-разрядный преобразователь напряжения в двоичный код сравнительно низкого быстродействия. Поскольку ЛЦП имеет внутренний регистр со входом управления третьим состоянием, внешний порт ввода не нужен. Выход АЦП соеди­нен с линиями D11-D0. С точки зрения процессора. АЦП представляет собой 16-разрядный порт. Адрес 16-разрядного порта должен быть четным. Как видно из ри­сунка 10, АЦП выбирается при A3 = 1. Таким образом, адрес АЦП может быть лю­бым при A3 = 1, АО = 0. Например, выберем адрес АЦП, равный 08Н.

Рисунок 10 - Функциональная схема МПС

Программируемый таймер К1810ВИ54 в данной схеме предназначен для ге­нерации импульсов управления широтно-импульсным стабилизатором. Таймер содержит три независимых канала, каждый из которых может быть запрограммирован на работу в одном из шести режимов для двоичного и двоично-десятичного счета.

В дальнейшем выбираем основные узлы для построения МПС, буферные регистры и шинные формирователи, программируемый таймер, АЦП и дополняем схему контроллером прямого доступа к памяти, системой прерываний, генератором тактовых импульсов, подсистемой ввода/вывода.